导读:本文包含了时钟门控论文开题报告文献综述及选题提纲参考文献，主要关键词:容错电路,时钟门控,宽电压,低功耗
时钟门控论文文献综述
朱涛涛,项晓燕,陈晨,孟建熠,严晓浪[1]（2018）在《面向宽电压应用的容错时钟门控单元设计》一文中研究指出为了将时钟门控技术应用于时序容错系统中,提出具备时序错误检测与自纠正能力的时钟门控单元.该单元通过监测内部虚拟节点电压变化,得到数据晚到信息;利用该监测信息可以重新打开时钟树网络,完成时钟被错误关断情形的当前周期自主现场纠错.给出容错时钟门控单元在现有的多种时钟门控技术中的适用性分析,讨论与之对应的纠错方案选择策略.基于SMIC 40 nm LL工艺库,仅新增12个额外的晶体管实现该单元,从原理图和版图2个层面,对其在宽电压工作下的容错能力进行分析验证,并给出集成到系统设计时所需的时序检查方法.将该单元应用于一款商用处理器C-SKY CK802物理设计中,实验结果表明系统能效相对于传统设计提高了64.7%,而时钟树功耗相对于现有的容错设计下降了32%.(本文来源于《浙江大学学报(工学版)》期刊2018年09期）
姬强[2]（2017）在《基于时钟门控技术对内存控制模块的RTL级功耗优化》一文中研究指出集成电路的飞速发展和其每叁年翻两番的设计规模,使得SoC(System on Chip片上系统)的功耗越来越多的被工业界所关注,同芯片的面积、速度一样成为芯片设计中需要考虑的重要因素。在芯片设计的不同阶段,对芯片进行功耗估计、分析和优化已经逐渐成为芯片设计的一种趋势,并不断受到设计公司的关注和重视。在芯片设计RTL(Register Transfer Level)阶段的功耗估计和优化,对芯片在真实应用场景中的功耗优化有着明显的作用,而且业界也在不断寻求各种方法在RTL级对芯片进行功耗估计和优化来实现芯片的低功耗设计。本论文研究的核心内容为RTL级功耗优化的若干方法。在对芯片功耗原理综合分析的基础上,论文对降低芯片功耗的相关因子进行了分析。对目前芯片功耗的估计和针对翻转因子的优化方法进行了分析总结,提出目前芯片设计流程中存在的功耗分析难度较大,耗时较长以及时钟门控效率不高等问题。为了实现芯片在真实运行过程中的功耗优化,论文对芯片真实的典型工作状态进行分析归纳,并就相应功能状态的运行时间进行权重量化应用于芯片RTL阶段的功耗估计分析优化。在此基础上论文构建了对芯片RTL设计在相应工作状态下芯片内空闲模块的分析算法,进一步应用于功耗分析流程中,实现芯片空闲模块的半自动化提取,为功耗分析节省了较大的人力成本和时间成本。同时在深入分析讨论目前业界使用的时钟门控技术的基础上,论文就时钟门控效率不足的问题提出以下功耗优化方案:对不同功能状态下芯片的寄存器信号翻转率按照相应功能状态的运行时间的权重量化值进行加权计算,从而构建更为贴近真实应用场景的寄存器信号翻转率;在上述基础上,论文以寄存器信号翻转率为约束构建寄存器簇,并应用最优化自使能时钟门控阈值算法进行自使能时钟门控插入,提高时钟门控在芯片真实运行状态的门控效率并降低芯片动态功耗。本论文的研究结果和功耗优化方法在芯片低功耗分析优化领域具有重要的理论意义和应用价值。(本文来源于《西安电子科技大学》期刊2017-05-01）
任力争[3]（2016）在《基于数据驱动的时钟门控技术的物理实现》一文中研究指出在高性能微处理器和SoC中,时钟树功耗占总功耗很大比重,时钟门控技术是有效降低时钟树功耗的方法。基于综合的时钟门控技术遗留了大量冗余的时钟脉冲,时钟门控效率低,时钟树功耗优化效果不理想。采用基于数据驱动的时钟门控(Data-driven Clock Gating, DDCG)技术能够有效关断冗余时钟脉冲,提高时钟门控效率,进一步降低时钟树功耗。本文以基于数据驱动的时钟门控技术为研究重点,综合考虑寄存器翻转矢量之间的相关性和每个寄存器的物理位置,实现寄存器群组最优化。本文将寄存器群组过程抽象为最小成本完美匹配(MCPM)问题,采用DDCG寄存器群组算法获取最优化的寄存器群组方式。该算法主要包括叁部分：1) Edmonds算法实现一般图加权最优匹配；2)状态矢量处理算法获取寄存器群组冗余时钟脉冲数量,用以表征寄存器翻转矢量之间的相关性；3)最小覆盖圆算法确定寄存器群组最小覆盖圆直径,用以表征寄存器物理位置的影响。针对传统的DDCG技术面积开销大的问题,本文给出了门控效率排序与筛选、组合式群组和异或逻辑近似等改进方法,实现功耗优化和面积开销的平衡。本文基于SMIC 40nm LOGIC工艺,首先在ISCAS89基准电路上进行了物理实现和仿真实验,并分析了该技术的适用条件,然后以DW8051和Cortex-M3处理器作为案例进行了详细的数据分析和对比。结果表明,与基于综合的时钟门控技术相比,采用改进的DDCG技术时,时钟树功耗分别降低了33.13%和35.34%,总功耗分别降低了20.65%和16.42%,面积分别增加了12.5%和9.67%。与传统的DDCG技术相比,采用改进的DDCG技术时,时钟树功耗分别降低了17.01%和31.92%,总功耗分别降低了14.3%和13.08%,面积分别降低了11.41%和11.74%。(本文来源于《东南大学》期刊2016-06-30）
郭维,张承义,张民选,谢胡[4]（2011）在《数字系统中时钟门控逻辑的优化技术研究与评估》一文中研究指出作为一种有效地降低功耗的手段,时钟门控(Clock-Gating)技术在数字系统设计中得到了广泛的应用,但在系统设计初期,一般不添加或部分添加时钟门控逻辑,以致在数字系统内部存在许多潜在的可优化功耗。本文以Sun OpenSPARC T2的Verilog代码为基础,采用多种先进的时钟门控逻辑优化技术,对其时钟门控逻辑进行分析和优化,最大限度地插入新的时钟门控逻辑,同时保证处理器原有性能,并对优化效果进行评估。(本文来源于《第十五届计算机工程与工艺年会暨第一届微处理器技术论坛论文集（A辑）》期刊2011-08-12）
Frederic,Rivoallon[5]（2010）在《采用智能时钟门控技术降低动态开关功耗》一文中研究指出时钟门控是一种广为人知的功耗优化方法,常用于ASIC和FPGA设计,这种方法可减少不必要的开关操作。该方法通常需要设计人员在RTL代码中添加少量逻辑来禁用或取消选择没必要保持使能的顺序组件,例如寄存器。尽管通过该方(本文来源于《中国电子商情(基础电子)》期刊2010年09期）
严石[6]（2010）在《面向DSP的时钟门控技术的优化与设计》一文中研究指出随着移动计算设备与消费类电子产品对续航能力的要求越来越高,低功耗设计已经成为数字信号处理芯片(Digital Signal Processor, DSP)的重要组成部分。时钟门控技术是DSP减少动态功耗最常用也是最有效的方法之一。但是,常见的时钟门控设计存在大量冗余时钟驱动,依然有很大的可优化空间。为了降低冗余时钟周期,本文在综合实现时钟门控的基础上,采用了基于活动相似度的触发器分组时钟门控方法,实现了门级的时钟门控优化。首先,基于典型操作模式下测试平台的大量仿真,统计得到触发器的活动性信息,并通过初步布局得到触发器的初始物理位置。然后,利用得到的触发器的活动性信息与物理位置信息,实现触发器的分组。为了最大化提高时钟门控效率,本文根据触发器的平均翻转率,设定合理的时钟门控扇出数；并采用最小权完美匹配迭代算法,实现基于活动相似度的触发器分组,降低触发器的冗余时钟周期。最后,采用异或门自门控的方法实现触发器分组门控,并实现同组触发器的聚类摆放,减少由时钟门控优化带来的时序违例。本文最后分析了时钟门控优化对时钟树与标准单元利用率的影响。与综合时钟门控相比,基于活动相似度的时钟门控优化总功耗降低了13.81mW,降低了8.37%。其中时序逻辑功耗降低了17.35mW,降低了29.15%。本文采用的基于活动相似度的时钟门控方法,适用于大部分DSP内核的时钟门控优化与设计。对其他具有特定活动性与触发器翻转率低等特点的专用集成电路,该方法也有一定的应用价值。(本文来源于《东南大学》期刊2010-05-10）
时钟门控论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
集成电路的飞速发展和其每叁年翻两番的设计规模,使得SoC(System on Chip片上系统)的功耗越来越多的被工业界所关注,同芯片的面积、速度一样成为芯片设计中需要考虑的重要因素。在芯片设计的不同阶段,对芯片进行功耗估计、分析和优化已经逐渐成为芯片设计的一种趋势,并不断受到设计公司的关注和重视。在芯片设计RTL(Register Transfer Level)阶段的功耗估计和优化,对芯片在真实应用场景中的功耗优化有着明显的作用,而且业界也在不断寻求各种方法在RTL级对芯片进行功耗估计和优化来实现芯片的低功耗设计。本论文研究的核心内容为RTL级功耗优化的若干方法。在对芯片功耗原理综合分析的基础上,论文对降低芯片功耗的相关因子进行了分析。对目前芯片功耗的估计和针对翻转因子的优化方法进行了分析总结,提出目前芯片设计流程中存在的功耗分析难度较大,耗时较长以及时钟门控效率不高等问题。为了实现芯片在真实运行过程中的功耗优化,论文对芯片真实的典型工作状态进行分析归纳,并就相应功能状态的运行时间进行权重量化应用于芯片RTL阶段的功耗估计分析优化。在此基础上论文构建了对芯片RTL设计在相应工作状态下芯片内空闲模块的分析算法,进一步应用于功耗分析流程中,实现芯片空闲模块的半自动化提取,为功耗分析节省了较大的人力成本和时间成本。同时在深入分析讨论目前业界使用的时钟门控技术的基础上,论文就时钟门控效率不足的问题提出以下功耗优化方案:对不同功能状态下芯片的寄存器信号翻转率按照相应功能状态的运行时间的权重量化值进行加权计算,从而构建更为贴近真实应用场景的寄存器信号翻转率;在上述基础上,论文以寄存器信号翻转率为约束构建寄存器簇,并应用最优化自使能时钟门控阈值算法进行自使能时钟门控插入,提高时钟门控在芯片真实运行状态的门控效率并降低芯片动态功耗。本论文的研究结果和功耗优化方法在芯片低功耗分析优化领域具有重要的理论意义和应用价值。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
时钟门控论文参考文献
[1].朱涛涛,项晓燕,陈晨,孟建熠,严晓浪.面向宽电压应用的容错时钟门控单元设计[J].浙江大学学报(工学版).2018
[2].姬强.基于时钟门控技术对内存控制模块的RTL级功耗优化[D].西安电子科技大学.2017
[3].任力争.基于数据驱动的时钟门控技术的物理实现[D].东南大学.2016
[4].郭维,张承义,张民选,谢胡.数字系统中时钟门控逻辑的优化技术研究与评估[C].第十五届计算机工程与工艺年会暨第一届微处理器技术论坛论文集（A辑）.2011
[5].Frederic,Rivoallon.采用智能时钟门控技术降低动态开关功耗[J].中国电子商情(基础电子).2010
[6].严石.面向DSP的时钟门控技术的优化与设计[D].东南大学.2010