导读:本文包含了编解码电路论文开题报告文献综述及选题提纲参考文献，主要关键词:8B,10B编解码电路,FPGA,不均等性和极性,均衡检测
编解码电路论文文献综述
张平[1]（2016）在《基于FPGA的高速8B/10B编解码电路设计》一文中研究指出随着计算机外围设备的不断发展,高速串行传输接口越来越多的应用于计算机与外围设备的通信中,而串行接口电路中8b/10B编解码电路是保证串行接口电路传输的数据流直流平衡,且避免传输接口因接收端时钟漂移或同步丢失的原因而导致数据丢失。本论文综合了查表法和逻辑组合法的优点,通过增加处理数据的位宽来降低编解码电路时钟频率的设计方法完成了USB3.0物理层中8B/10B编解码电路的设计工作,达到了USB3.0对编解码电路高时钟频率的要求。本文所做的工作如下：1)首先详细对FPGA内部的资源、开发流程及设计技巧进行了介绍。2)其次对8B/10B编解码规范进行了详细分析。介绍了5B/6B和3B/4B两模块的编解码映射关系及数据字符的不均等性和模块极性,和误码的违规处理。3)然后对编解码电路进行模块化设计。均衡检测控制输出模块是编码电路中最关键的地方,它使数据流的极性交替输出从而保证了输出的数据流具有直流平衡性。在解码电路中,违规检测模块对输入的数据流错误检测,检查发现在编码电路中或传输过程中产生的错误并对其进行处理。4)最后,通过实验对本文设计的高速8B/10B编解码电路进行仿真和验证,实验的结果验证了本文设计的编解码电路的正确性并满足电路工作频率达到500MHz的设计要求。(本文来源于《安徽大学》期刊2016-03-01）
陈东旭[2]（2015）在《面向2.5G SerDes的8b/10b编解码电路设计与测试》一文中研究指出随着信息技术的高速前进,特别是高速传输接口技术的发展,传统并行接口技术由于已经遇到了速度上的瓶颈,因此很难进一步发展,取而代之的是高速串口技术,以前用于光纤通道的高速SerDes逐渐成为接口中的主流技术。高速接口SerDes是Serializer(串行器)和Dserializer(解串器)的简称。这种接口技术属于主流的TDM(时分多路复用)、P2P(point-to-point,点对点)高速串行接口技术。本文的SerDes主要由接收端和发送端组成。在发送模块内,低速并行数据经过编码电路进行编码后,将已进行过DC补偿的低速并行数据经串行器串化,由LVDS(低压差分信号)发送电路通过传输媒介(如光纤等)传输出去。在接收模块,将高速LVDS信号转为正确的串行电平信号,经并串转换得到低速并行信号,并由解码电路进行解码,将低速并行数据还原。本文中编解码电路的设计是基于IBM在1983发明的8b/10b编码协议专利进行的。8b/10b编码技术具有编码后的数据保持DC平衡(数据流中不会有连续5个以上的“1”或者“0”)的特点,并通过编码规则在数据流中检错,可以通过特殊编码K码来实现数据流控制,可以满足SerDes对于编解码电路的要求。本文使用Verilog HDL硬件语言进行RTL级设计,使用组合和查找表两种不同的方式实现8b/10b编解码电路,统计了两种实现方式的逻辑资源,并且对电路进行了扩展。由于编解码模块在SerDes芯片中的重要作用,本文研究制定了8b/10b编解码仿真方案,使用modelsim对代码RTL级仿真和测试代码覆盖率分析(Code Coverage),使用HSPICE对电路进行前、后仿真,保证编解码功能准确和验证充分,保证SerDes芯片的出带成功。SerDes芯片的结构复杂,因此除了充分的仿真之外还需要芯片功能验证。为方便地观测芯片测试结果,本文在编解码模块内加入了内建自测试(BIST)电路。由于SerDes芯片是一款数模混合的芯片,并且数字电路实现了主要功能,因此本文设计了一种采用FPGA提供可编程的测试激励和输入参考时钟的测试开发板,并且通过FPGA的逻辑分析仪观察芯片测试结果,对SerDes芯片进行测试。(本文来源于《电子科技大学》期刊2015-05-18）
罗亮[3]（2015）在《高清视频编解码电路设计》一文中研究指出随着社会的不断进步与发展,图像拼接技术用途愈加广泛,尤其是在军事、医学等领域都得到了大量使用。图像拼接技术很好的解决了由于摄像设备视角的限制而不能拍摄大视角图片的问题,此项技术是通过一系列空间部分重迭的小视角图像,利用计算机进行匹配,拼接成一个超宽视角无缝的图像,该拼接图像拥有比单个图像更大的视角。本文研究的内容是高清图像拼接技术中编解码电路的设计。输入视频共8路,其中6路是分辨率为1920×1080,刷新率为30Hz的高清SDI视频和2路分辨率为720×576,刷新率为25Hz的PAL制B/W模拟视频,最终输出1路分辨率1920×1080刷新率25Hz的高清SDI视频。输出视频要求连续、清晰、无抖动,画面连续平滑。本文详细介绍了高清视频的编解码电路设计方案。高清的SDI信号先经过均衡处理,解码后,由串行数据转变为并行数据,然后经过拼接转换处理,经由编码处理后由并行数据转换为串行数据,输出所需的视频信号。本系统的硬件电路由均衡器GS1524、解码器GS1561、编码器GS1532、驱动器GS1528、时钟GS1525、AD转换器SAA7113H. AD转换器的初始化AT89C2051及其电源和存储器等实现了对HD/SD格式视频信号的接收和输出。主控制器采用Altera公司的CycloneVE系列FPGA芯片5CEFA7F31来实现。阐述了此方案的总体构架以及从选型到硬件实现的全过程,并进行了调试试验。(本文来源于《西安工业大学》期刊2015-05-05）
严添明[4]（2013）在《(7,3)循环码编解码电路的EDA设计》一文中研究指出大规模集成电路一般只提供内部框图,不提供具体电路,这给设计者对可编程器件硬件开发设计带来困难。基于此,介绍常用的信道编码——(7,3)循环码编码解码逻辑电路的EDA设计,用VHDL语言对(7,3)循环码编码器和解码器进行描述,用Quartus II软件进行仿真测试。从仿真结果看,电路完全符合要求,可以烧写成芯片。(本文来源于《黎明职业大学学报》期刊2013年04期）
王哲宇,朱诗倩,刘锦高[5]（2013）在《一种无源射频识别编解码电路的设计与验证》一文中研究指出提出了一种基于ISO/IEC 14443协议的高频13.56 MHz RFID芯片的数字编解码电路结构,采用Altera FPGA搭建验证系统,进行了系统设计的仿真与验证。该电路实现了RFID标签芯片通信时所需要的副载波调制后曼彻斯特编码和修正密勒码的解码,并为后端的协议栈电路设计了SPI从机通信接口。(本文来源于《电子技术应用》期刊2013年07期）
顾展弘,罗晟,徐睿[6]（2012）在《一种纠错编解码电路的设计与实现》一文中研究指出空间应用计算机硬件系统的电子器件容易受到电磁场的辐射和重粒子的冲击,导致星载计算机中的数据特别是存储器中的数据出现小概率的错误。这种错误若不及时进行纠正,将会影响计算机系统的运行和关键数据的正确性。文中设计的纠错编码电路采用ASIC设计流程实现,具备自动纠正静态存储器中一位错误的功能,电路用于星载计算机数据管理系统,可以有效提高整机系统的稳定性。(本文来源于《电子与封装》期刊2012年07期）
甘宇红[7]（2012）在《基于FPGA/CPLD的7B8B编解码电路设计》一文中研究指出论述了一种基于FPGA/CPLD的7B8B编解码电路的设计和实现。根据光纤通信中mBnB码字通信的特点,设计了低累计不均值的7B8B编码表。用Verilog语言编写了编码电路和解码电路的代码,每个部分都生成了模块,进行了顶层文件和底层文件的整合,并对每个部分进行了仿真测试。编码电路由串并转换电路、锁存电路、数据编码电路、和并串转换电路组成,解码电路是编码电路的逆过程,也是由以上4个电路组成。最后验证和测试了编码电路和解码电路。仿真结果表明,整个设计符合对信号编解码的要求。(本文来源于《实验室研究与探索》期刊2012年04期）
刘举庆,刘莲秋[8]（2011）在《遥控编解码电路的新应用》一文中研究指出介绍了目前被广泛使用的无线遥控电路。详细叙述了HT-12E和HT-12D编码电路和解码电路的工作原理、参数、特点以及与同类集成电路的比较。从实用的角度出发,叙述了其在水位信号传输中的使用情况,以及在使用中的注意事项。还介绍了无线发射和接收模块,增加传输数据量的方法,拓展了无线遥控电路应用的新途径。(本文来源于《信息技术》期刊2011年11期）
崔洲涓,胡辽林[9]（2011）在《SDH中HDB3编解码电路的FPGA实现》一文中研究指出SDH传输系统中,为了使传输波形便于提取定时信息和检错,选择HDB3码。通过Verilog HDL编写程序代码,在Quartus Ⅱ 9.0环境下,完成了布局布线和时序仿真,给出了仿真结果,选用ALTERA公司的CycloneⅢ系列FPGA芯片,实验结果与理论输出值一致。(本文来源于《光通信技术》期刊2011年03期）
沈竞宇[10]（2011）在《基于SerDes芯片8b/10b编解码电路的设计及验证》一文中研究指出SerDes芯片是一种高速串并转换接口芯片,即采用时分多路复用(TDM)、点对点的通信技术,在发送端多路低速并行信号被转换成高速串行信号,经过传输媒体(光缆或铜线),最后在接收端将高速串行信号重新转换成低速并行信号。本文设计了基于SerDes芯片的8b/10b编解码电路,详细介绍了从前端代码到后端APR生成版图的整个设计流程。SerDes芯片的编解码模块是基于IBM公司于1983年发明的8b/10b编码协议进行设计的。8b/10b编码方式的特点是:数据流中连续的“1”或“0”个数不超过5个,避免传输中数据的丢失;具有DC补偿功能,不会出现DC偏移;可根据编码规则检测错误信息;采用特殊字符进行控制。本论文设计的8b/10b编解码模块采用Verilog HDL语言完成各个模块的RTL级电路功能设计;用Synopsys公司的综合工具Design Complier进行门级电路综合;用Synopsys公司的自动布局布线工具Astro进行最终的版图设计;并基于Hsim和NC-Verilog的数模混合搭建仿真平台,通过数模混合仿真完成对全芯片功能的验证。8b/10b编解码模块采用SMIC 0.13um的工艺库实现,完成的8b/10b编解码模块将以硬核的形式应用于SerDes芯片设计的项目中。(本文来源于《电子科技大学》期刊2011-03-01）
编解码电路论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
随着信息技术的高速前进,特别是高速传输接口技术的发展,传统并行接口技术由于已经遇到了速度上的瓶颈,因此很难进一步发展,取而代之的是高速串口技术,以前用于光纤通道的高速SerDes逐渐成为接口中的主流技术。高速接口SerDes是Serializer(串行器)和Dserializer(解串器)的简称。这种接口技术属于主流的TDM(时分多路复用)、P2P(point-to-point,点对点)高速串行接口技术。本文的SerDes主要由接收端和发送端组成。在发送模块内,低速并行数据经过编码电路进行编码后,将已进行过DC补偿的低速并行数据经串行器串化,由LVDS(低压差分信号)发送电路通过传输媒介(如光纤等)传输出去。在接收模块,将高速LVDS信号转为正确的串行电平信号,经并串转换得到低速并行信号,并由解码电路进行解码,将低速并行数据还原。本文中编解码电路的设计是基于IBM在1983发明的8b/10b编码协议专利进行的。8b/10b编码技术具有编码后的数据保持DC平衡(数据流中不会有连续5个以上的“1”或者“0”)的特点,并通过编码规则在数据流中检错,可以通过特殊编码K码来实现数据流控制,可以满足SerDes对于编解码电路的要求。本文使用Verilog HDL硬件语言进行RTL级设计,使用组合和查找表两种不同的方式实现8b/10b编解码电路,统计了两种实现方式的逻辑资源,并且对电路进行了扩展。由于编解码模块在SerDes芯片中的重要作用,本文研究制定了8b/10b编解码仿真方案,使用modelsim对代码RTL级仿真和测试代码覆盖率分析(Code Coverage),使用HSPICE对电路进行前、后仿真,保证编解码功能准确和验证充分,保证SerDes芯片的出带成功。SerDes芯片的结构复杂,因此除了充分的仿真之外还需要芯片功能验证。为方便地观测芯片测试结果,本文在编解码模块内加入了内建自测试(BIST)电路。由于SerDes芯片是一款数模混合的芯片,并且数字电路实现了主要功能,因此本文设计了一种采用FPGA提供可编程的测试激励和输入参考时钟的测试开发板,并且通过FPGA的逻辑分析仪观察芯片测试结果,对SerDes芯片进行测试。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
编解码电路论文参考文献
[1].张平.基于FPGA的高速8B/10B编解码电路设计[D].安徽大学.2016
[2].陈东旭.面向2.5GSerDes的8b/10b编解码电路设计与测试[D].电子科技大学.2015
[3].罗亮.高清视频编解码电路设计[D].西安工业大学.2015
[4].严添明.(7,3)循环码编解码电路的EDA设计[J].黎明职业大学学报.2013
[5].王哲宇,朱诗倩,刘锦高.一种无源射频识别编解码电路的设计与验证[J].电子技术应用.2013
[6].顾展弘,罗晟,徐睿.一种纠错编解码电路的设计与实现[J].电子与封装.2012
[7].甘宇红.基于FPGA/CPLD的7B8B编解码电路设计[J].实验室研究与探索.2012
[8].刘举庆,刘莲秋.遥控编解码电路的新应用[J].信息技术.2011
[9].崔洲涓,胡辽林.SDH中HDB3编解码电路的FPGA实现[J].光通信技术.2011
[10].沈竞宇.基于SerDes芯片8b/10b编解码电路的设计及验证[D].电子科技大学.2011