导读:本文包含了串行接收器论文开题报告文献综述及选题提纲参考文献，主要关键词:多通道,多协议,低抖动,相位插值器
串行接收器论文文献综述
吕俊盛,邵刚,田泽[1]（2016）在《一种基于相位插值器的低抖动串行链路接收器》一文中研究指出为了提高接收器在多通道和多协议应用中的性能,提出了一种基于高线性度相位插值器的低抖动串行链路接收器。采用环形压控振荡器锁相环提供参考时钟,通过数字滤波器控制相位插值器调整采样时钟相位从而完成低抖动的数据恢复。整个接收器在65 nm CMOS工艺平台实现流片验证,单通道接收器的面积为320μm×685μm。测试结果表明,接收器工作在3.125 Gbit/s时,引入的总抖动仅为11.3 ps;电路采用1.2 V供电,功耗仅为21 m W;在PCIE,FC和SRIO叁种协议规定的1.062 5~3.125 Gbit/s数据率下,收发器的误码率均小于10-12。(本文来源于《半导体技术》期刊2016年06期）
袁建富,颜晗,华波,蒋佳佳,段发阶[2]（2016）在《基于FPGA的高速串行码流接收器》一文中研究指出数据的串并转换与字节对齐是高速串行数据通信的一个重要环节.为了使串并转换后输出的并行数据是一个完整字节,设计了一种基于FPGA的高速数据串并转换及字节对齐方法.首先在数据中嵌入8B/10B编码中的K28.5同步码,然后将数据串化发送.用Verilog HDL语言设计了串并转换模块和码形检测模块.串并转换模块负责产生并行时钟并将串行数据并行化后进行输出.实现了1∶10的串并转换以及并行数据字节比特偏移的检测和调整的功能.通过对不同传输速率下的数据进行实验验证,结果表明,该方案能满足高速串行数据通信的要求,减少了硬件电路的设计复杂程度.(本文来源于《纳米技术与精密工程》期刊2016年03期）
李路,王子男,盖伟新[3]（2014）在《基于0.13μm CMOS工艺的6.25Gb/s高速串行数据接收器的设计》一文中研究指出基于1.2 V 0.13μm CMOS工艺,设计一种数据率为6.25 Gb/s的高速串行数据接收器。该接收器采用半速结构降低系统工作频率,其中:均衡电路利用一种低功耗小面积的差分有源电感,使RC负反馈均衡电路的高频增益增加50%;采样电路为半速时钟驱动2-way交织结构,同时实现1:2串并转换功能;DEMUX采用树型(tree-type)结构,并使用一种新的1:2 DEMUX单元,较传统单元电路节省40%的晶体管数量。HSPICE仿真结果显示,该接收器在–55~125℃温度范围、各主要工艺角及电源电压波动10%的条件下,均能正确工作,核心电路平均功耗为3.6 mW。(本文来源于《北京大学学报(自然科学版)》期刊2014年04期）
[4]（2012）在《ADI推出集成JESD204B串行接口的8通道超声接收器》一文中研究指出Analog Devices,Inc.(ADI),全球领先的高性能信号处理解决方案供应商和医疗成像行业的长期合作伙伴,最近推出业界首款8通道超声接收器AD9671,集成片内JESD204B串行接口。通过集成该5Gb JESD204B接口,ADI的全新AD9671 8通道接收器与其它数据接口标准相比,可减少多达80%的超声系统I/O数据路由。减少路由可满足制造商设计小型、高性能超声系统的需要,在简化超声设备电路板设计的同时,更符合业界对更高数据速率、更多通道数和更佳图像分辨率的要求。(本文来源于《微型机与应用》期刊2012年20期）
[5]（2012）在《ADI推出集成JESD204B串行接口的8通道超声接收器》一文中研究指出ADI的AD9671 8通道超声接收器集成5Gb数据转换接口,支持更高的数据速率和通道数,可用于手推式和便携式超声设备北京2012年10月17日电/美通社/-Analog Devices,Inc.(ADI),全球领先的高性能信号处理解决方案*供应商和医疗成像行业的长期合作伙伴,最近推出业界首款8通道超声接收器AD9671,集成片内JESD204B串行接口。通过集成该5Gb JESD204B接口,ADI的全新AD9671 8通道接收器与其它数据接口标准相比,可减少多达80%的超声系统I/O数据路由。(本文来源于《电脑与电信》期刊2012年10期）
陈小波[6]（2012）在《3.125Gbps串行RapidIO接收器的设计》一文中研究指出串行数据通信在网络传输、背板连接和I/O接口等领域应用非常广泛。经过不断发展的串行RapidIO互连技术已经成为了高速串行数据通信中的主流。RapidIO是系统级和芯片间的互连技术，主要面向高性能数字信号处理器系统以及嵌入式系统或芯片间的互连通信。由于存在时钟抖动、偏斜、以及串扰噪声等各种非理想因素的影响，接收器接收到的信号完整性变差，使得串行RapidIO的物理实现层的物理接口（PHY）成为了设计难点。而作为物理层一部分的接收器需要高可靠的时钟数据恢复逻辑（CDR），其设计更具挑战。本文简要概述了RapidIO互连技术的发展历程、互连规范和层次结构，详细地分析和对比了常用的CDR结构，结合工程需求选用了基于电荷泵锁相环(CPPLL)的结构。在0.13m CMOS工艺下，采用了全定制方法设计了一款传输数据率在3.125Gbps下的数据接收器。接收器版图面积是0.096mm2，CDR的均方根抖动为位传输时间(UI)的0.13%(408.58fs)，峰峰值抖动为位传输时间的1%(3.32ps)，仿真结果表明，该设计达到了工程预定设计目标。本文主要工作体现在以下几个方面：1.在时钟数据恢复模块中设计了一种可编程开关控制的电荷泵电路，它能很好的解决传统电荷泵的多种非理想效应（如电流失配、时钟馈通以及电压过冲等）带来的问题。2.在时钟数据恢复模块中设计实现了一种多相时钟产生电路。设计中使用单端环形结构，通过改变延时的方法调节输出时钟相位，从而使得输出的相位差均为45°，为了实现设计中需要的8个等相位输出时钟，采用了环路嵌套的的结构；3.在串并转换模块中设计了一种新型的多相时钟串并转换电路，该电路结构利用了数据切片技术，相比于传统的串并转换结构具有速度较快，功耗较低等特点。(本文来源于《国防科学技术大学》期刊2012-03-01）
韦雪明,李平[7]（2010）在《串行低压差分信号接收器设计》一文中研究指出设计了一种内置差分信号有效性检测电路的串行低压差分信号接收器,通过对信号的差分摆幅进行比较,能够正确检测差分信号是否处于标准范围之内。采用片内阻抗匹配网络和镜像补偿型差分电路结构实现了高速串行差分信号到CMOS电平信号的转换,也克服了高速信号传输过程中的信号完整性问题。基于0.13μm CMOS混合信号工艺设计,仿真结果表明,所设计的电路能够正确检测和接收数据率高达2.5 Gb/s,差分摆幅超过200 mV的串行差分信号。(本文来源于《半导体技术》期刊2010年12期）
苏渊[8]（2010）在《高速串行RapidIO接口数据接收器设计》一文中研究指出RapidIO属于系统级的互连技术,主要面向高性能数字信号处理系统以及嵌入式系统的互连通信。它提供以交换互连而非总线为基础的传输数据的标准方法,采用高性能接口技术,可以在4对差分线上实现10Gbps的有效传输速率,而且具有比万兆以太网、PCI Express更高的传输效率。RapidIO在路由、交换、容错纠错、使用方便性上有较完善的考虑,可以实现基于硬件的高性能可靠数据传输。本文首先研究了串行RapidIO物理层规范对接口设计的基本要求;然后基于高速信号传输理论的研究,分析了传输线的行为特性和影响信号完整性的各种非理想因素;最后设计了高速串行RapidIO传输系统数据接收器的电路和版图。它包括可编程均衡器、灵敏放大器采样电路、差分转单端电路和串行转并行模块。均衡器是本文设计的核心,因为信号经过传输线之后,高频分量衰减比较严重,使得接收端收到的信号上升/下降时间变长,极易引起码间干扰,导致误码率升高。均衡器能够对接收到的信号进行高频分量补偿,增加信号中高频分量的成分,恢复信号的质量,所以它的性能关系到整个接收器是否能正确识别接收到的信号。数据采样在整体结构上采用了多重相位数据提取技术,用四个相位的时钟(从CDR恢复出来)来采样串行数据,这样就可以用低的时钟速率采样高速的串行数据流。其中的灵敏放大器采样电路也是经过仔细设计的,尤其是电路中晶体管的尺寸参数要不断优化和调整,版图上也要特别注意器件的匹配,减小工艺误差。差分转单端电路采用SR触发器结构,使用交叉耦合的与非门实现。串行转并行使用移位寄存器来实现,串行数据在位时钟的控制下,逐位移入串行连接的D触发器中进行保存,然后这些数据在五分频得到的字时钟控制下同步输出到并行的输出寄存器,完成串行到并行的转换。(本文来源于《国防科学技术大学》期刊2010-04-01）
李浩亮,贾恒,李常青,张防震[9]（2009）在《基于数字化技术的高速串行接收器设计》一文中研究指出基于数字化模拟电路设计技术和自适应动态反馈方法设计了一个高速串行接收器,包含采样放大器、时钟发生电路、匹配电阻电路.后两者的精度直接决定了接收器性能.采用TSMC的CMOS 0.25μm混合信号模型,在Cadence软件环境下用spectre仿真器进行模拟.结果表明,时钟发生电路输出的五相时钟间隔0.416 ns,抖动35 ps,锁定时间1.8μs;匹配电阻阻值波动在44.3~45.6Ω,稳定时间6μs,平均误差±1.45%,最大误差1.56%.联调后整个接收器电路具有接收480 Mbps高速串行数据的能力.(本文来源于《郑州大学学报(工学版)》期刊2009年04期）
孙烨辉,江立新,许长喜,秦世才[10]（2007）在《CMOS 5 Gb/s串行接收器》一文中研究指出设计了一个使用0.13μm CMOS工艺制造的低电压低功耗串行接收器。它的核心电路工作电压为1V,工作频率范围从2.5 GHz到5 GHz。接收器包括两个1:20的解串器、一个输入信号预放大器以及时钟恢复电路。在输入信号预放大器中设计了一个简单新颖的电路,利用前馈均衡来进一步消除信号的码间串扰,提高接收器的灵敏度。测试表明,接收器功耗45 mW。接收器输入信号眼图闭合0.5UI,信号差分峰-峰值150 mV条件下误码率小于10~(-12)。接收器还包含了时钟数据恢复电路,其中的相位插值器通过改进编码方式,使得输出信号的幅度能够保持恒定,并且相位具有良好的线性度。(本文来源于《固体电子学研究与进展》期刊2007年04期）
串行接收器论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
数据的串并转换与字节对齐是高速串行数据通信的一个重要环节.为了使串并转换后输出的并行数据是一个完整字节,设计了一种基于FPGA的高速数据串并转换及字节对齐方法.首先在数据中嵌入8B/10B编码中的K28.5同步码,然后将数据串化发送.用Verilog HDL语言设计了串并转换模块和码形检测模块.串并转换模块负责产生并行时钟并将串行数据并行化后进行输出.实现了1∶10的串并转换以及并行数据字节比特偏移的检测和调整的功能.通过对不同传输速率下的数据进行实验验证,结果表明,该方案能满足高速串行数据通信的要求,减少了硬件电路的设计复杂程度.
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
串行接收器论文参考文献
[1].吕俊盛,邵刚,田泽.一种基于相位插值器的低抖动串行链路接收器[J].半导体技术.2016
[2].袁建富,颜晗,华波,蒋佳佳,段发阶.基于FPGA的高速串行码流接收器[J].纳米技术与精密工程.2016
[3].李路,王子男,盖伟新.基于0.13μmCMOS工艺的6.25Gb/s高速串行数据接收器的设计[J].北京大学学报(自然科学版).2014
[4]..ADI推出集成JESD204B串行接口的8通道超声接收器[J].微型机与应用.2012
[5]..ADI推出集成JESD204B串行接口的8通道超声接收器[J].电脑与电信.2012
[6].陈小波.3.125Gbps串行RapidIO接收器的设计[D].国防科学技术大学.2012
[7].韦雪明,李平.串行低压差分信号接收器设计[J].半导体技术.2010
[8].苏渊.高速串行RapidIO接口数据接收器设计[D].国防科学技术大学.2010
[9].李浩亮,贾恒,李常青,张防震.基于数字化技术的高速串行接收器设计[J].郑州大学学报(工学版).2009
[10].孙烨辉,江立新,许长喜,秦世才.CMOS5Gb/s串行接收器[J].固体电子学研究与进展.2007