导读:本文包含了锁相环电路论文开题报告文献综述及选题提纲参考文献，主要关键词:锁相环,电荷泵,鉴频鉴相器,低通滤波器
锁相环电路论文文献综述
宋辉英[1]（2019）在《一种电荷泵型低抖动锁相环电路设计》一文中研究指出本文采用HLMC 55LP工艺,设计了一个输入范围5-500MHz,输出范围62.5-1500MHz的CPPLL(电荷泵型锁相环)。本文着重介绍电荷泵型锁相环的整体架构,以及叙述各模块的设计,仿真结果和环路稳定性的定量计算以及公式推导,本设计经流片验证,在1.08-1.32V电压范围能够正常工作,并且功耗小于5mA,同时在各频率点的抖动测试中,Random Jitter小于8ps RMS。(本文来源于《中国集成电路》期刊2019年07期）
马文宁[2]（2019）在《基于CD4046锁相环的电压隔离采样电路设计》一文中研究指出本文以锁相环频率跟踪技术为基础,结合锁相环芯片CD4046实现了一种电压隔离采样电路,并对电路进行了实验分析。该电路简单实用,采样信号能够直接作用于控制系统,方便后级电路进行控制。(本文来源于《现代导航》期刊2019年03期）
田帆[3]（2019）在《流水线电路结构的全数字锁相环的研究与设计》一文中研究指出锁相环电路在电子系统是个很重要的模块。其本质上是个闭环反馈控制系统,通过比较输入信号和输出反馈信号的相位差,控制振荡器的输出频率的大小,最后使锁相环的相位锁定。全数字锁相环相比传统锁相环拥有较高的集成度、灵活的配置性和快速的可移植性好的特点。但是,现有全数字锁相环仍然还存在锁相速度慢、功耗高、以及系统设计参数不能够动态调节等问题。本课题针对这些问题提出一种流水线电路结构的全数字锁相环。该锁相环主要由数字鉴相器、数字滤波器、数控振荡器、自动变模电路和自动测频电路构成。其中数字鉴相器采用双D触发器型的鉴相器,数字滤波器由可逆计数器构成,数控振荡器由加扣脉冲电路和N分频器组成。该设计的创新点在于用流水线技术去优化全数字锁相环系统中数字滤波器模块,N分频器,自动变模电路和自动测频电路的电路结构,可以提高系统的锁相速度,降低功耗;实现了对流水线电路结构的锁相环系统参数的动态调节,提高了锁相系统的性能。其中自动变模电路可以根据相位误差变化自动调节数字滤波器的参数的变化,解决锁相速度与系统稳定性之间的矛盾;自动测频电路可以根据输入频率的变化自动调节N分频器的参数,提高了锁相环的频率跟踪速度,扩大了锁相环的锁频范围。该锁相环电路利用超高速集成电路硬件描述语言,采用自上而下的设计方法,并用Altera公司的EP3C40Q240C实现其硬件电路,通过系统仿真实验和硬件实验进行验证,并利用设计软件分析系统的功耗与延时。通过与传统锁相环的对比分析可知,该全数字锁相环可以提高系统的信息处理速度,降低功耗,拓展锁相范围。其锁相速度快,最快可以在2μs完成锁定,锁定范围为10Hz-100MHz,且易于集成,通用性更广。(本文来源于《南华大学》期刊2019-05-01）
孙慧贤,郝晓雪,张玉华,赵斌[4]（2019）在《射频锁相环电路故障仿真与诊断方法》一文中研究指出提出了一种结合等效电路建模仿真与开环故障隔离的锁相环电路故障诊断定位方法,分析了锁相环电路的工作原理,建立了等效电路模型,仿真分析了各模块在环路正常情况下的输出信号的特性;在开环状态下分析了环路故障的模拟与诊断方法;针对典型的压控振荡器故障和环路滤波器故障,利用开环故障隔离法进行故障诊断定位,通过实例证明了该方法的有效性和可行性,对于具有回路特性的模拟电路故障诊断具有一定参考价值。(本文来源于《兵器装备工程学报》期刊2019年02期）
卓燕君[5]（2019）在《延迟锁相环电路的结构与原理》一文中研究指出随着现在高速系统的发展,时钟的抖动和偏斜对系统性能的影响越来越严重。由于延迟锁相环(DLL)可以产生不受温度,电压,工艺影响的延迟,因此在高速接口电路中通常采用延迟锁相环(DLL)的设计,用于DRAM,SDRAM等存储器接口中的内外时钟同步。本文主要介绍DLL的电路和其工作原理。(本文来源于《计算机产品与流通》期刊2019年01期）
蔡志匡,王昌强,王子轩,代鸣扬,肖建[6]（2018）在《一种高精度锁相环抖动测量电路设计》一文中研究指出锁相环作为数字和模拟电路中不可或缺的基本电路单元,其性能的稳定性在电路工作过程中尤为重要。基于欠采样的抖动测量电路是目前锁相环片上测试领域的研究热点。文中针对目前抖动测量方案存在的测量精度低和测量成分单一的问题,基于欠采样测量原理,设计了一种高精度锁相环抖动测量电路,能够实现周期抖动和长周期抖动的测量。在SMIC 40 nm LL工艺条件下,完成前后仿真:针对多组测试数据,得出周期抖动测量平均误差是2. 81%,长周期抖动测量的平均误差是3. 67%,电路面积为2 448μm2,功耗为0. 37 m W,满足设计需求。(本文来源于《南京邮电大学学报(自然科学版)》期刊2018年06期）
代鸣扬[7]（2018）在《高精度锁相环抖动测量电路的研究与设计》一文中研究指出锁相环(Phase Locked Loop,PLL)在模拟与数字通信系统中已成为不可缺少的基本电路,广泛应用在高速通信系统和系统芯片(System on Chip,SoC)等领域,由此,PLL的测试变得尤为重要。依靠测试仪器的传统PLL测试方案测试成本高、测量精度低,无法满足大规模测试需求。基于内建自测试(Built-in Self-test,BIST)的PLL测量技术应运而生,能够很好的解决这些问题。而抖动是片上时钟最重要的时钟参数,在各种时钟特性中,对抖动的测量是用来评估时钟特性中最有效的一种,高精度抖动测量电路成为目前PLL测试领域的研究热点。本文在综述了PLL、抖动和高精度抖动测量电路叁个部分的基础上,针对目前欠采样电路存在的抖动提取方式精度低和测量误差大等缺陷,设计了一款基于边沿对齐的抖动提取技术,以跳变过渡区的边沿位代替实际边沿位,实现高精度抖动测量的目的。同时针对传统抖动测量方案测量成分单一的问题,将边沿对齐的思想运用到周期抖动和长周期抖动的测量中,提出了一款高精度抖动测量电路。该电路在周期抖动测量模式下,将采样输出信号中的不稳定跳变过渡区按照其边沿位对齐,得到被测信号的周期抖动的抖动值;在长周期抖动测量模式下,采用插值采样器,增加采样点提高采样率,同时测量计数器提供一个固定周期,将采样输出信号中的跳变过渡区边沿和固定周期信号边沿对齐并分析处理,得到被测信号长周期抖动的抖动值。两种测量模式复用采样和统计处理等部分电路,在没有过多硬件开销的前提下,能够实现多种抖动类型的测量。针对本文提出的高精度抖动测量电路,通过标准数字设计流程,使用SMIC 40nm LL工艺库,实现测量电路的前后端设计。前仿真验证了电路功能的正确性,后仿真分析了测量分辨率、待测时钟频率和抖动值对测量精度的影响。仿真结果表明:针对多组测试数据,周期抖动测量平均误差是2.81%,长周期抖动测量的平均误差是3.67%。面积为2448um~2,功耗为0.37mW,满足设计需求。(本文来源于《南京邮电大学》期刊2018-11-14）
郭猛轩[8]（2018）在《高性能数字锁相环高层次模型及电路技术研究》一文中研究指出锁相环(Phased Locked Loop,PLL)是一种能够高效地对一定频率的信号的相位进行跟踪的负反馈控制闭环系统。近些年来,随着数字电路的迅猛发展,数字锁相环电路作为其中的重要组成部分得到了快速的发展和广泛的应用。相比于传统模拟锁相环,数字锁相环有更快的锁定时间、更好的稳定性、更佳的抗干扰能力以及易于移植。因此本文通过研究全数字锁相环的相关技术,建立高层次系统仿真模型并电路实现。本文主要工作内容:(1)分析了锁相环的工作原理和数学模型,采用Matlab仿真工具,由顶层到底层、模块化的实现方法,对电荷泵锁相环进行了建模和仿真验证,研究了相关参数对锁相环性能的影响。(2)分析了全数字锁相环(All digital Phased Locked Loop,ADPLL)的工作原理与电路技术,对比例积分结构的全数字锁相环的各个模块建立数学模型,推导了基于比例积分全数字锁相环的系统模型。仿真及验证了数字锁相环整体模型,研究了关键参数对锁相环性能的影响,仿真结果表明了基于比例积分控制的数字锁相环的锁定速度快和动态响应好的特点。(3)基于高层次模型,采用比例积分策略的控制方式实现了高性能全数字锁相环,在改变输入频率的情况下,可以通过调整环路模块中的比例积分参数,使锁相环进行锁定,拓宽了频率跟踪的范围。基于Quartus II软件完成了数字鉴相器、数字滤波器、数控振荡器以及整体结构的设计,编译和综合,完成了对该电路各个模块以及整体的功能仿真及分析。在FPGA开发平台上完成硬件测试,由于开发平台CMOS数据接口对输入输出频率的限制,论文重点在输入频率为100 MHz和200 MHz下测试验证了数字锁相环的性能。结果表明,当输入频率为200 MHz时,锁定时间为8.4?s,在1 MHz频偏处相噪为-109 dBc/Hz,在1 kHz频偏处相噪为-85 dBc/Hz;当输入频率为100 MHz时,锁定时间为10.1?s,在1 MHz频偏处相噪为-113 dBc/Hz,在1 kHz频偏处相噪为-98dBc/Hz。该锁相环电路具有稳定性好、锁定速度快、易于集成、控制灵活以及跟踪性能良好等优点。(本文来源于《西安电子科技大学》期刊2018-09-01）
刘勇[9]（2018）在《一种基于sigma-delta调制的高精度锁相环电路设计与实现》一文中研究指出通信领域所用到的时钟大多数为锁相环产生的时钟,如在通用串行总线(USB)接口芯片中,数据恢复需要高精度、低抖动的本地时钟,因此锁相环是数据传输系统中数据能够稳定传输的基础。然而为了得到高精度的锁相环输出时钟需要额外的外部时钟晶体来提供参考时钟源。为了节约成本和面积,本论文提出了一款不需要外部参考时钟晶体且稳定输出480MHz的锁相环电路设计与实现,该实现可以应用于USB2.0收发器中。本论文首先对小数分频的原理进行分析,然后结合课题的实际应用,介绍了免外部晶体的方法,即利用USB的通信协议计算出芯片内部的RC时钟频率,再经过小数分频到标准的12MHz作为锁相环的参考时钟,最终达到免外部晶体的目的。然后对锁相环每个模块进行线性化建模,分析其传输特性、稳定特性,并对锁相环中各个模块的噪声传输特性进行分析。小数分频锁相环带来高精度的同时也会产生固定的杂散分量。为了消除杂散分量,本论文提出了使用Sigma-Delta调制方法。首先从量化噪声、过采样技术及噪声整形等基本概念入手,然后介绍Sigma-Delta调制器的原理,最后提出使用MASH1-1-1-1结构的Sigma-Delta调制电路,并且对该调制电路的传输特性进行分析。在电路具体设计方面,对锁相环模拟电路各个模块进行了详细分析。首先介绍了鉴频鉴相器电路中的触发器电路以及通过反馈复位通路上的延时来消除鉴相“死区”;然后分析了基本的电荷泵电路所存在的电荷共享以及电流匹配等问题,提出了消除电荷共享的方法;接下来环路滤波器采用叁阶电路来滤除高频噪声,同时通过锁相环开环传递函数确定滤波器的参数值;最后压控振荡器提出一种动态偏置电路和对称负载的延时单元电路来提高抗电源电压和衬底噪声。利用Cadence Spectre工具,在SMIC 55nm的模型库下,进行仿真验证,最后完成版图设计。在版图设计方面,介绍了与版图相关的次级效应,为了节约面积,提出了一种在不增加工艺成本的基础上提高电容值的方法,并给出整体版图布局图。最后,通过对芯片进行测试分析,验证了本论文提出的免外部晶体的小数分频锁相环的可行性。并且该芯片在不同电压与温度条件下测试,结果显示其抖动都在20ps以内,最大功耗低于10.3mW。(本文来源于《电子科技大学》期刊2018-09-01）
殷慧萍[10]（2018）在《高频锁相环PLL电路在版图布局设计中的相关探讨》一文中研究指出锁相环(PLL)是一种反馈电路或者模块,主要由压控振荡器、滤波器、鉴相鉴频器和分频器等电路模块组成。锁相环在工作过程中,当输出信号频率与输入信号频率相等时,输出电压与输入电压保持固定的相位差,即输出电压与输入电压的相位被锁住。最后分析了核心电路模块对版图布局的要求,需要注意工艺制造过程中LOD效应、WPE效应对器件参数的影响及如何去规避,使锁相环版图性能达到设计指标要求。(本文来源于《通讯世界》期刊2018年08期）
锁相环电路论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文以锁相环频率跟踪技术为基础,结合锁相环芯片CD4046实现了一种电压隔离采样电路,并对电路进行了实验分析。该电路简单实用,采样信号能够直接作用于控制系统,方便后级电路进行控制。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
锁相环电路论文参考文献
[1].宋辉英.一种电荷泵型低抖动锁相环电路设计[J].中国集成电路.2019
[2].马文宁.基于CD4046锁相环的电压隔离采样电路设计[J].现代导航.2019
[3].田帆.流水线电路结构的全数字锁相环的研究与设计[D].南华大学.2019
[4].孙慧贤,郝晓雪,张玉华,赵斌.射频锁相环电路故障仿真与诊断方法[J].兵器装备工程学报.2019
[5].卓燕君.延迟锁相环电路的结构与原理[J].计算机产品与流通.2019
[6].蔡志匡,王昌强,王子轩,代鸣扬,肖建.一种高精度锁相环抖动测量电路设计[J].南京邮电大学学报(自然科学版).2018
[7].代鸣扬.高精度锁相环抖动测量电路的研究与设计[D].南京邮电大学.2018
[8].郭猛轩.高性能数字锁相环高层次模型及电路技术研究[D].西安电子科技大学.2018
[9].刘勇.一种基于sigma-delta调制的高精度锁相环电路设计与实现[D].电子科技大学.2018
[10].殷慧萍.高频锁相环PLL电路在版图布局设计中的相关探讨[J].通讯世界.2018