导读:本文包含了分数分频论文开题报告文献综述及选题提纲参考文献，主要关键词:锁相环(PLL),压控振荡器(VCO),分数频率综合器,相位噪声
分数分频论文文献综述
曲韩宾,谷江,丁理想,高博,张晓朋[1]（2019）在《卫星通信系统CMOS分数分频频率综合器设计》一文中研究指出基于CMOS工艺,设计了一款可用于无线卫星通信系统的低相噪、低杂散、24 bit分数分频频率综合器。频率综合器内部集成LC压控振荡器(VCO),通过自动增益控制电路调整VCO输出频率,采用电荷泵偏移电流线性化技术及Δ-Σ调制器加抖动技术改善相位噪声和杂散性能。在整数模式和分数模式下,带内相位噪声分别为-106.2 dBc/Hz和-99.7 dBc/Hz。VCO的输出频率为1.68～2.08 GHz,10 MHz频偏处相位噪声为-147.88 dBc/Hz。鉴相杂散和分数杂散均低于-72 dBc,分数模式下均方根抖动为634 fs。锁相环底噪声因子和闪烁噪声因子分别为-218.4 dBc/Hz和-249.6 dBc/Hz。频率综合器功率为75 mW,版图面积为1.2 mm×0.8 mm。(本文来源于《半导体技术》期刊2019年02期）
李文桢,潘云龙,徐金平[2]（2018）在《基于分数分频的K波段FMCW扫频信号源设计》一文中研究指出FMCW雷达扫频带宽是影响成像分辨率的重要因素,为了实现具有高频率分辨率的K波段宽带线性扫频源,本文采用集成有分数分频鉴相器(PFD)模块的ADF4158芯片和集成有压控振荡器(VCO)模块的BGT24MTR11芯片,通过配置两款芯片的内部寄存器,研制了K波段宽带锁相源,可实现点频和扫频两种工作模式。实测结果表明,24GHz信号杂散抑制度高于65dBc,相位噪声优于-74dBc/Hz@1KHz;扫频工作模式可产生24～26GHz的FMCW信号,带内平坦度优于±2dBm。(本文来源于《2018年全国微波毫米波会议论文集(上册)》期刊2018-05-06）
张歆,徐金平[3]（2017）在《基于分数分频PLL的C波段宽带高线性度频综设计》一文中研究指出本文基于分数分频集成鉴相器,采用可变分频的锁相环(PLL)频率合成方案,设计了一款C波段高线性度宽带调频连续波(FMCW)频率合成器。文中给出了FMCW工作方式下的PLL环路特性,分析了环路滤波器元器件参数对环路带宽和环路稳定度的影响,通过仿真优化得出了环路参数,并进行了实验研究。测试结果表明,该频综工作带宽覆盖4.0GHz至7.0GHz,最小扫频步进10Hz,输出信号相位噪声优于-100d Bc/Hz@10k Hz,近端杂散抑制度大于50d Bc,具有很好的扫频线性度。(本文来源于《2017年全国微波毫米波会议论文集（下册）》期刊2017-05-08）
孙越[4]（2017）在《应用于多模无线通信系统的分数分频器的研究与设计》一文中研究指出随着现代通信技术的飞速发展和通信设备的快速更新,将多种模式的无线通信系统在单个芯片上高度集成已经成为大势所趋,而多模多标准射频收发机是其中至关重要的技术。其中,频率综合器为发射机和接收机两端提供本振信号,对多模式多标准射频收发机具有重要意义。所以,频率综合器性能的好与坏直接关系到整个收发机是否能实现正确的数据通信。本论文设计的分数分频器就是多模多标准频率综合器中至关重要的模块。本文首先对设计的分数分频器进行各模块的详细设计与分析,主要包括叁个模块,分别为高速二分频器、0.5步进可编程分频器和△-∑调制器。第一级为高速二分频器,是电路中工作频率最高的模块。高速二分频器采用电流模逻辑,工作频率范围达到lGHz～8GHz,输出为四相正交的本振信号。0.5步进可编程分频器包括相位切换电路和整数可编程分频器两部分。前者主要完成0.5步进,通过切换四分频器输出的八个信号实现0.5的精度。后者控制整数分频比范围,通过将五个2/3分频器级联实现整数分频。另外还在级联中加入了逻辑门,对分频比进行了扩展,实现8-63的分频比范围。△-∑调制器通过半定制的方法实现,其电路采用MASH1-1-1结构并做了改进,增加了输出序列长度,减小了小数杂散。本分数分频器设计采用TSMC0.18μmRFCMOS工艺,整体的版图面积为950μm×530μm(包含焊盘)。后仿真结果表明:在1.8V电源电压下,分数分频器能够实现0.5GHz～8.6GHz频率范围内正常分频,分频比范围为65～502,总电流9.10mA,满足设计指标。(本文来源于《东南大学》期刊2017-03-06）
任青莲,李东红[5]（2016）在《一种基于Verilog代码的任意分数分频器的设计》一文中研究指出分频器是数字系统设计中最常见的单元电路,对高稳定和准确的基准时钟源进行不同倍数的分频,以得到同样稳定和准确的信号,为各模块提供所需的时钟频率。介绍了一种分数分频器的实现方法,该分频器能对时钟源信号进行任意分数或小数倍分频,给出了该方法的设计原理及实现的Verilog代码,并利用QuartusⅡ软件进行了仿真,仿真波形与硬件结果都验证了设计的正确性。该方法结构简单,可避免出现竞争冒险和毛刺问题,并且修改方便,具有很好的可移植性,对任何分频器的设计都具有一定的借鉴意义。(本文来源于《山西电子技术》期刊2016年05期）
付宇鹏[6]（2016）在《面向60GHz分数型锁相环应用的分数分频器的设计》一文中研究指出随着美国Google等研究机构的手势雷达等创新性应用及基于60GHz频段的短距离雷达应用的逐渐兴起,在CMOS工艺集成度及速度不断提升的背景下,为降低系统功能成本,60GHz通信及雷达一体化系统的实现将成为可能。作为这样一个系统的重要组成部分：分数型锁相环,其杂散及相位噪声等性能至关重要。而作为分数型锁相环的关键电路模块,分数分频器直接决定时钟杂散等性能,具有重要研究价值。为此,本文选择应用于该系统的分数分频器开展研究。分数分频器包含前置二分频电路、相位选择器、辅助逻辑电路、整数多模分频器与Delta-Sigma调制器(下简称DSM)等模块。为提升电路性能,本论文采取了系统与电路协同设计的思路。在系统层面：1)基于锁相环锁定状态下的线性相位模型,分析了分数分频器对锁相环性能的影响；2)基于Matlab工具对DSM调制器进行建模,实现完整的分数分频器的建模仿真。在电路层面：综合运用落后相位切换逻辑和陷波结构DSM等多种新型技术,有效提升了系统性能。电路设计中,采用静态C2MOS逻辑结构实现前置二分频器,降低功耗并实现很宽的工作频率范围；2)在相位选择器方面,采取传输门实现,提出新型落后相位切换结构,减小了器件延时对电路功能正确性带来的影响；3)辅助逻辑电路为相位选择器提供预控制字,使得数字控制电路在预控制字周期内仍可以进行运算,进一步降低对数字控制电路的速率要求；4)为降低功耗,基于静态CMOS逻辑,整数多模分频器采用6级2/3分频器级联实现,在逻辑辅助电路作用下,完成16-127分频功能；5)为有效降低输出信号相位噪声,分频器输出信号被重定时器采样；6)为降低量化噪声对锁相环环路带宽的制约,本论文DSM调制器在MASH1-1-1结构基础上引入陷波滤波器结构。基于65nm CMOS工艺,本论文采用全定制电路及Synopsis数字逻辑综合流程,分别完成了二分频器和整数多模分频器等高速电路及DSM调制器和部分辅助电路,进而实现完整的分数分频器。分数分频器主体部分面积约为240um×420um。后仿真结果表明分数分频器工作正常,在最差ss工艺角下电路最高工作速度可达8.5GHz,分频范围为30-256,分频步进精度为0.5,在1.2V电源电压下直流电流<8mA,满足设计要求。其中整数多模分频器进行了单独流片验证,测试结果显示其在1-7GHz频率范围内均正常工作,在3GHz工作频率下功耗<3mW,满足系统要求。(本文来源于《东南大学》期刊2016-09-05）
梁亮[7]（2016）在《低电压CMOS分数分频锁相环频率综合器关键技术研究》一文中研究指出锁相环频率综合器是无线通信系统中的关键模块,其具有输出信号频谱纯净、功耗低、实现和应用成本低等特点,因此被广泛应用在射频前端无线收发机中为发射端基带信号上变频或接收端射频信号下变频提供本振信号。此外,无线收发机中的通信信道选择也是由频率综合器来完成的。随着当前无线通信的快速发展和智能便携终端的广泛普及,采用先进CMOS工艺制造的全集成收发机SOC已经成为低成本无线设备的主流选择,并且正在向更低的功耗,更高的集成度、更多的通信模式和功能方向不断迈进。因此必须设计具有宽输出频率范围的低功耗、低相位噪声锁相环频率综合器来适应以上的趋势。本文围绕低电压锁相环频率综合器设计所面对的挑战展开,着重对其中关键模块的电路设计进行了研究。本文的主要工作包含以下几个方面:首先研究了锁相环频率综合器的系统设计方法,通过建立锁相环的S域线性时不变(LTI)系统模型来分析和研究环路的动态特性和稳定性,并且以之为指导来设计高阶环路滤波器。此外,通过推导环路内部各模块噪声转换为相位噪声的传递函数,得到了整数分频和分数分频锁相环的相位噪声分析模型,运用此模型可以在系统顶层设计时就对相位噪声进行优化。低电压条件下传统B类VCO的性能会发生严重退化,而在理论上更适合低电压应用的C类VCO却存在可靠性差、振幅和相位噪声对PVT变化和频率调谐过程敏感等问题。为了解决这些问题,本文提出了一种新的C类VCO结构,包含两个控制环路。一个低频共模信号反馈环路用于将交叉耦合对晶体管偏置在C类工作模式,另一个振幅信号反馈环路用于控制振幅并使之稳定。得益于创新的双反馈环路设计,本文提出的VCO能在起振时产生时变的谐振腔偏置电流,从而具有与传统B类VCO相似的启动过程,在可靠性方面获得了显着的提升。此外,该新型VCO还具备振幅调节功能,能在实际应用根据特定需求来设置最佳工作点,实现功耗和相位噪声指标的优化。为了验证新VCO结构的有效性,本文采用0.18μm CMOS工艺设计并实现了一款双环反馈C类VCO原型芯片。测试结果显示:该原型VCO的频率调谐范围为4.55-5.16GHz,在1.5V电源电压下芯片功耗为2.78mW。当工作在5GHz振荡频率时,距离载波频率1MHz频率偏移处的相位噪声是-123.3dBc/Hz,对应得到的FOM值为-192.8dBc/Hz。本文针对低电压应用提出了一种输出电流可编程高性能电荷泵。该电荷泵由两个子电荷泵组成,其中每个子电荷泵利用反馈控制和复制偏置技术来保证各自的输出电流具有精确的匹配性。在宽输出电压范围内,这两个子电荷泵的输出电流被设计成具有相反的变化趋势,因此利用电流求和结构就能使两者的变化相互补偿,从而得到恒定的总输出电流。该电荷泵采用0.13μm CMOS工艺设计,能编程输出50μA到1.55mA的电流,并以50μA为调节步进。在1.2V电源电压下,输出电压从0.1V变化到1.05V时,后仿结果显示该电荷泵输出总电流的失配率和变化率不超过0.15%和5%。近乎理想的电流匹配特性能将参考杂散减小到尽可能低的水平,同时还能将电荷泵引起的环路非线性降到最低,而良好的输出电流稳定性则有助于环路带宽保持恒定。关于频率综合器中其他关键模块的研究,例如鉴频鉴相器、数字ΔΣ调制器、可编程分频器、双模预分频器等,在本文的相关章节做了详细讨论。最后,采用0.13μm CMOS工艺设计并实现了一款分数分频锁相环频率综合器原型芯片,面积为1.68mm2。其中VCO采用本文提出的新型结构,频率调谐范围是4.4-5.4GHz。频率综合器输出的正交I/Q信号是VCO输出信号的二分频结果,能覆盖2.2GHz到2.7GHz的频率范围。该锁相环频率综合器采用MASH1-1-1结构的数字ΔΣ调制器来实现分数分频功能。测试结果显示:在1.2V的电源电压下,频率综合器原型芯片的总功耗为12.5mW,在要求的输出频率范围内,距离载波1MHz频率偏移处的相位噪声不超过-122dBc/Hz,而且参考杂散和分数杂散均未超过-70dBc。(本文来源于《西安电子科技大学》期刊2016-03-01）
陈欣[8]（2015）在《一种星载应答机用分数分频频率综合器设计》一文中研究指出在卫星测控通信应用中,频率综合器常作为星载测控应答机射频收发机的射频本振。传统的整数分频频率综合器频率分辨率与接收频点精度要求之间存在差距,影响了射频接收机对接收本振频点的适应性。设计一种具有一定空间环境适应性,噪声及杂散性能较好的分数分频频率综合器对解决当前星载测控应答机频点适应性,提高其设计稳定和调试效率具有重要意义。本文介绍了频率综合器基本原理、空间环境适应性设计基本原则和分数分频锁相环的基本理论;从锁相式频率综合器噪声和杂散抑制方法及Delta-Sigma调制器噪声整形原理入手,设计出一种基于MASH结构DSM调制技术的分数分频频率综合器。本文主要研究了频率综合器空间环境适应性设计及噪声抑制方法、MASH结构的分数杂散抑制特性,并进行了相关理论推导和仿真验证。本文最后详细介绍了频率综合器的硬件设计和全数字MASH1-1-1结构的软件设计过程,并对硬件实现及测试情况进行了介绍。本课题最终实现的频率综合器相位噪声低至-83dBc/Hz@10kHz、分数杂散抑制约为-30dBc、频率分辨率达到100Hz,硬件工作温度范围可达-40℃~+85℃,抗辐射总剂量达100 krad(Si),并具备一定的抗SEU能力,课题设计满足了预期的指标要求,且易于向卫星工程应用转化,具有较好的应用前景。(本文来源于《上海交通大学》期刊2015-01-01）
夏奇[9]（2014）在《基于CPLD的伺服系统正交脉冲的分数分频》一文中研究指出在交流伺服系统中,对电机编码器反馈的正交脉冲信号进行分频,并发送至上位机对构成全闭环系统非常必要。为了能够实现对编码器正交脉冲信号的分数分频,并保证分频得到的脉冲方向正确,数量符合要求,仍以正交形式反馈给上位机,本文研究了伺服系统中分数分频的基本原理及分频过程,采用Altera公司的QUARTUS II软件和CPLD产品EPM1270进行设计,通过软件仿真和实验测试,证明分频器在伺服系统中应用的可行性,有较强的工程应用价值。(本文来源于《电子设计工程》期刊2014年24期）
侯兴江[10]（2014）在《24 GHz FMCW雷达收发机中分数分频频率综合器的研究与设计》一文中研究指出目前,车载雷达在汽车安全驾驶中发挥着很重要的作用,而频率综合器是雷达收发机中不可缺少的部分,其性能往往影响着整个雷达系统的性能。本论文根据24GHz FMCW雷达收发机对频率综合器的性能要求,从系统环路参数以及模块电路出发,对整个频率综合器进行了系统建模仿真以及电路模块性能优化设计,主要进行了如下的研究工作：从锁相环频率综合器的基本结构出发,分析了系统环路参数对稳定性的影响；紧接着对系统进行了相位噪声建模,分析各个电路模块噪声对系统输出信号相位噪声的影响,以及总结出优化相位噪声的一些方法；最后讨论了雷达收发机对频率综合器的要求。针对所采用的频率综合器架构,对其中的射频、模拟、数字电路模块分别进行研究。射频电路主要完成了24GHz低相位噪声压控振荡器以及低功耗预分频器的设计；模拟电路主要是指电荷泵,实现了输出电流的小变化、低失配：数字电路包括多模分频器、E△调制器以及波形发生器等,主要进行了行为级设计。最后采用TSMC 65nm CMOS工艺对射频电路模块进行流片,芯片面积为0.8mm*0.62mm,包括压控振荡器以及两级二分频器；芯片工作电压为1.2V,当分频器输出信号频率为5.89GHz时,频偏1MHz处的相位噪声为-111dBc/Hz,整个芯片的功耗为35mW。对分数分频频率综合器系统进行环路参数设计并建模仿真验证,然后基于之前设计的电路进行系统分析,最后完成整个系统版图设计以及性能优化。整个系统采用TSMC 65nm CMOS工艺进行电路以及版图设计,总的版图面积为1.5mm*0.87mm,系统仿真锁定时间为3us左右。(本文来源于《复旦大学》期刊2014-04-15）
分数分频论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
FMCW雷达扫频带宽是影响成像分辨率的重要因素,为了实现具有高频率分辨率的K波段宽带线性扫频源,本文采用集成有分数分频鉴相器(PFD)模块的ADF4158芯片和集成有压控振荡器(VCO)模块的BGT24MTR11芯片,通过配置两款芯片的内部寄存器,研制了K波段宽带锁相源,可实现点频和扫频两种工作模式。实测结果表明,24GHz信号杂散抑制度高于65dBc,相位噪声优于-74dBc/Hz@1KHz;扫频工作模式可产生24～26GHz的FMCW信号,带内平坦度优于±2dBm。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
分数分频论文参考文献
[1].曲韩宾,谷江,丁理想,高博,张晓朋.卫星通信系统CMOS分数分频频率综合器设计[J].半导体技术.2019
[2].李文桢,潘云龙,徐金平.基于分数分频的K波段FMCW扫频信号源设计[C].2018年全国微波毫米波会议论文集(上册).2018
[3].张歆,徐金平.基于分数分频PLL的C波段宽带高线性度频综设计[C].2017年全国微波毫米波会议论文集（下册）.2017
[4].孙越.应用于多模无线通信系统的分数分频器的研究与设计[D].东南大学.2017
[5].任青莲,李东红.一种基于Verilog代码的任意分数分频器的设计[J].山西电子技术.2016
[6].付宇鹏.面向60GHz分数型锁相环应用的分数分频器的设计[D].东南大学.2016
[7].梁亮.低电压CMOS分数分频锁相环频率综合器关键技术研究[D].西安电子科技大学.2016
[8].陈欣.一种星载应答机用分数分频频率综合器设计[D].上海交通大学.2015
[9].夏奇.基于CPLD的伺服系统正交脉冲的分数分频[J].电子设计工程.2014
[10].侯兴江.24GHzFMCW雷达收发机中分数分频频率综合器的研究与设计[D].复旦大学.2014
标签：锁相环(PLL); 压控振荡器(VCO); 分数频率综合器; 相位噪声;