导读:本文包含了容软错误加固论文开题报告文献综述及选题提纲参考文献，主要关键词:软错误,加固锁存器,C单元,高速低功耗
容软错误加固论文文献综述
周宇澄[1]（2017）在《集成电路容软错误加固锁存器方案研究与设计》一文中研究指出在集成电路制造水平不断发展的当下,芯片的集成度越来越高,工作频率越来越快,工作电压和晶体管的阈值电压不断降低,晶体管尺寸也在逐年减小,所以芯片电路内部节点临界电荷量也在持续的减少,导致电路软错误率不断上升。由于目前软错误对于集成电路影响日益加剧,针对已有的锁存器电路结构方案所存在的缺陷,设计了一个新的高速低功耗的加固锁存器结构。其中提出了一个新的C单元连接方法,大大降低了锁存模块的短路功耗;对输出级C单元进行改进,其自身内部节点的临界电荷量得到加强,并且稳固了输出节点的值,使其在输入端受到攻击时不会处于高阻状态,从而提升了锁存器整体的抗软错误能力。通过HSPICE在22nm预测模型下进行仿真,验证了该结构的可靠性,并与已有的一些优秀的抗软错误锁存器结构进行对比。实验结果显示了本文设计的锁存器牺牲了 25.78%的晶体管数目,来换取功耗、延迟、以及抗软错误性能方面的提升;功耗、延迟分别平均降低43.12%、46.25%,功耗延迟积降低了 37.61%～97.50%,平均值达到68.98%,可以说本设计在具有很高的可靠性的同时,功耗、延迟等指标也有大幅提升。(本文来源于《合肥工业大学》期刊2017-04-01）
张金铃[2]（2017）在《寄存器中软错误屏蔽效应分析和部分加固技术研究》一文中研究指出随着集成电路制造工艺的改进,集成电路的特征尺寸越来越小、单位面积上集成的器件越来越多、阈值电压下降,软错误对集成电路的可靠性影响越来越大。寄存器是处理器中的关键部件,比较容易受到软错误影响,对整个寄存器文件进行加固设计会带来较大的面积、性能和功耗的开销。因此准确分析寄存器文件中单个寄存器对软错误的敏感度和研究寄存器部分加固技术对提高系统可靠性具有重要意义。本文将软错误在寄存器中的传播与屏蔽效应分为叁种情况:指令内屏蔽效应、延迟屏蔽效应与故障传播效应,详细分析了各种屏蔽效应的量化计算方法,提出了寄存器屏蔽窗口的概念、影响区域的概念,以及基于图的寄存器窗口分析方法(GBMW)来计算寄存器架构敏感因子(AVF)。接着本文概述了寄存器加固技术,分为软件加固技术和硬件加固技术,并提出了一种利用纠错码(ECC)的寄存器部分加固架构S-Shield,通过选取AVF值较大的寄存器优先加固,在有限的开销下获得较好的可靠性提升。本文通过处理器仿真平台GEM5,验证了GBMW分析软错误屏蔽效应的准确度,其计算的寄存器AVF值与故障注入得到的实际结果比较接近,计算误差是传统的不考虑软错误屏蔽因素的静态分析方法的57%。S-Shield加固架构与传统的ECC架构相比,加固性能平均提高了23%。(本文来源于《上海交通大学》期刊2017-01-13）
刘大雪[3]（2015）在《基于二维纠错码的NoC容MBU软错误结构加固技术》一文中研究指出随着芯片集成度的提高和应用需求的推动,片上系统[1]逐渐由基于总线的单核或少量多核结构发展到基于片上网络的大量多核结构。与此同时,电路器件工艺技术的快速发展,使得器件特征尺寸越来越小,单位面积上晶体管数目增多、器件间距离缩小[2]。在此背景下,高能粒子轰击使得多个相邻电路节点同时充电和放电,以致时序逻辑单元中多位数据同时翻转(Multiple Bit Updates,MBUs)[3][4]的次数急剧增加。由于片上网络(NoC)中多位错产生的概率随着集成度的提高而增加,在此情况下,如何进行NoC容MBU软错误设计已经成为一个亟待解决的问题。针对上述问题,本文提出将二维纠错编码应用于片上网络虚通道存储空间,进行数据的检错和纠错,实现对深纳米级下NoC容MBU软错误结构的加固。本文的主要研究内容如下:1)针对当前深纳米条件下NoC中MBU软错误激增这一现象,本文提出将二维纠错码应用于片上网络虚通道。其特点是多位错误覆盖率高、实现费用低、节省面积等。本文从理论和实验结果证明了,在具有相同纠错能力的前提下,深纳米级NoC容MBU软错误的二维纠错码所需的额外面积开销远远小于常规纠错编码。2)本文针对片上网络虚通道空间采用高级语言(C++)建模,快速实现二维纠错码,实验验证了二维纠错码容MBU软错误的准确性和适用性。将二维纠错编码的NoC容MBU软错误的性能与同等情况下的常规ECC纠错编码的性能进行比较。结果表明,在多位错情况下,NoC中的二维纠错编码的纠正率远远高于常规纠错编码。3)本文针对虫孔路由器硬件结构,通过verilog硬件描述语言实现对虚通道缓冲区的二维纠错码的硬件设计。并对其硬件开销进行评估,实现二维纠错编码和常规纠错编码门电路的综合面积和时间开销对比。实验结果表明,二维纠错编码的面积和时间开销都远远小于常规纠错编码。(本文来源于《国防科学技术大学》期刊2015-11-01）
梁华国,陈凡,黄正峰[4]（2014）在《时序敏感的容软错误电路选择性加固方案》一文中研究指出由于瞬态故障引起的电路软错误问题越来越严重,现有的选择性加固方案通常带来较大的时序和面积开销。针对这些问题,提出了在电路时序松弛路径使用高可靠性时空冗余触发器来加固电路的方案。该方案在不降低电路性能且面积开销很小的情况下,达到电路容错性能的最大提高。ISCAS’89基准电路的实验数据显示,平均面积开销为60.26%就能将整个电路的软错误率降低90%以上。针对可靠性、性能和面积开销,提出了综合评价指标RAPP。本方案在加固30%、50%、70%和90%时,和相关文献相比,RAPP值都是最小的,达到了叁者的最佳折中。(本文来源于《电子测量与仪器学报》期刊2014年03期）
陈凡[5]（2014）在《数字集成电路容忍软错误加固技术研究》一文中研究指出由于超大规模集成电路的应用深入到日常生活的各个领域,数字电路的可靠性显得尤为重要。而微电子技术的不断发展,工艺尺寸的持续降低,使集成电路对环境越来越敏感,由高能粒子引起的软错误不断增加。软错误严重威胁了电路的正常工作,降低了系统的可靠性。本论文以提高数字集成电路可靠性为出发点,针对软错误、容错设计、加固技术进行了研究,主要工作如下：1、介绍了影响电路可靠性的相关因素,掌握了软错误相关概念与本文相关的研究成果,对软错误的产生机理、传播特性和防护方法进行了详细分析。重点阐述了时序逻辑单元和组合逻辑单元的容忍软错误加固技术,并分析了各个方法的优缺点。深入学习了电路中软错误的表征与传播特性,在现有软错误率的计算方法基础上,建立了一种精确的软错误率计算模型。2、选择性加固是一种能够在有效的成本下很大降低电路软错误率,使可靠性-开销达到折中的软错误免疫方法,但现有方法通常会带来较大的时序和面积开销。为此引入电路路径划分的思想,提出了在电路时序松弛路径来加固电路的方案。该方案在不降低电路性能且面积开销很小的情况下,达到电路容错性能的最大提高。针对可靠性、性能和面积开销,提出了综合评价指标RAPP,本方案在加固30%、50%、70%和90%时,和相关文献相比,RAPP值都是最小的,达到了叁者的最佳折中。3、针对一些高可靠性应用领域,如军事、航空航天、生物工程以及医药等高端技术领域,要求系统有更高的可靠性,为此提出一种时序优先的电路容错混合加固方案。该方案使用两阶段加固策略,综合运用触发器替换和复制门法。第1阶段,基于时序优先的原则,在电路时序松弛的路径上使用高可靠性时空冗余触发器(HiPer-DFF)来加固电路；第2阶段,在时序紧张的路径使用复制门法进行加固。和传统方案相比,该方案既有效屏蔽单粒子瞬态(SET)和单粒子翻转(SEU),又减少了面积开销。ISCAS'89电路在45nm工艺下的实验表明,平均面积开销为36.84%,电路平均软错误率能降低99%以上。(本文来源于《合肥工业大学》期刊2014-03-01）
金作霖[6]（2011）在《栅氧退化效应下SRAM软错误分析与加固技术研究》一文中研究指出目前,集成电路制造工艺进入纳米时代,软错误问题已经成为影响集成电路可靠性的主要因素。同时,栅氧化层厚度随着工艺进步逐渐减小,栅氧退化效应对软错误问题的影响也日益严重。因此研究集成电路特别是存储单元在发生栅氧退化效应情况下的可靠性问题具有重要的意义。本文研究工作围绕栅氧退化效应下SRAM单元的可靠性展开,进行了如下几方面的研究:第一,基于已有的栅氧退化效应模型,通过数学建模和模拟分析等方法推导出在栅氧退化效应下SRAM单元临界电荷的计算模型,并验证了其正确性。在其基础上,仿真分析了栅氧退化与软错误率的关系以及不同工艺水平下栅氧退化效应对SRAM单元可靠性的影响。第二,基于第一部分的计算模型,在栅氧退化条件下电压对临界电荷的大小存在两种相反的影响,因此必然存在一个最佳的电压Vopt,使得在该电压下SRAM单元的临界电荷最大。本文通过模拟实验,验证了这一结论,并进一步对最优电压Vopt以及最大临界电荷Qcritmax在不同栅氧退化程度、不同工艺水平下的情况进行了模拟分析。第叁,分析研究了各种不同的软错误加固方法,并着重对电路设计加固方法中的耦合电容加固方法、10T单元加固方法和一种基于稳定结构的SRAM单元进行了研究,分析了其工作原理,并评估它们软错误和栅氧退化效应的加固效果。文章的研究结果对于指导现阶段SRAM设计、分析在栅氧退化效应下SRAM单元的可靠性问题具有一定的理论指导意义。(本文来源于《国防科学技术大学》期刊2011-11-01）
吴珍妮,梁华国,黄正峰,王俊,陈秀美[7]（2010）在《容软错误的电路选择性加固技术》一文中研究指出针对纳米级工艺下瞬态故障引发的软错误可能造成电路失效这一问题,提出一种容软错误的电路加固方案.该方案面向软错误的两种诱因SEU与SET,构造容错时序单元RHBD-DFF,并在对电路中原始时序单元进行加固的同时,考虑到所带来的附加开销,提出了基于开销限制前提的选择性加固关键单元的策略,达到以低开销代价换取高容错性能的目的.(本文来源于《第六届中国测试学术会议论文集》期刊2010-07-24）
吴珍妮,梁华国,黄正峰,陈秀美,曹源[8]（2010）在《一种针对软错误的流水线电路加固方案》一文中研究指出针对纳米级工艺下瞬态故障引发的软错误可能造成电路失效这一问题,提出一种容软错误的流水线电路加固方案.该方案面向软错误的主要诱因——单事件翻转(single event upset,SEU),利用新型的容错结构锁存器(radiation hardened by design latch,RHBDL),构造高可靠性的触发器RHBD-DFF,对电路中原始时序单元进行加固,同时对流水线电路进行了软错率理论分析.考虑到加固所带来的附加开销,采取选择性加固的策略,对电路中的关键时序单元进行加固.实验结果表明,基于开销限制前提的选择性加固,能够达到以低开销代价换取高容错性能的目的.(本文来源于《武汉大学学报(理学版)》期刊2010年02期）
黄鋆[9]（2008）在《组合电路软错误敏感性分析与加固》一文中研究指出由于特征尺寸的减少、电源电压的降低和频率的升高,使得组合电路越来越容易受到软错误的影响。本文主要研究了组合电路软错误敏感性分析和电路加固方法。对于晶体管软错误敏感性的分析,主要从注入电荷、节点负载电容、工艺尺寸和电源电压等方面,讨论了这些因素对粒子撞击产生的脉冲的幅度和宽度的影响。通过调整晶体管的特征尺寸,分析了晶体管抑制软错误的能力。针对组合电路的基本单元,主要采用加施密特触发器、加箝位装置和加冗余晶体管叁种方法实现电路加固。本文采用SMIC 90nm工艺,通过HSPICE仿真,将叁种加固方法从临界电荷量、临界脉冲幅度、面积、速度和功耗等方面进行比较。针对组合电路,介绍了电屏蔽、逻辑屏蔽和锁窗屏蔽叁种屏蔽作用以及它们对电路抑制软错误的影响。着重对组合电路敏感节点进行了分析,通过软错误率表征节点对软错误的敏感程度。其中,节点产生瞬态脉冲的概率、输入向量的传播概率和锁存窗与时钟周期的比决定了电路节点软错误率的大小。对ISCAS’85 Benchmark电路中的C432和C499组合电路,分别采用加施密特触发器和加箝位装置两种方法进行电路加固,并对加固前后的电路在软错误率、面积、速度和功耗等方面进行比较分析。采用故障注入实验的方法验证了加固后的电路可以有效地降低节点对软错误的敏感性。(本文来源于《哈尔滨工业大学》期刊2008-06-01）
容软错误加固论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
随着集成电路制造工艺的改进,集成电路的特征尺寸越来越小、单位面积上集成的器件越来越多、阈值电压下降,软错误对集成电路的可靠性影响越来越大。寄存器是处理器中的关键部件,比较容易受到软错误影响,对整个寄存器文件进行加固设计会带来较大的面积、性能和功耗的开销。因此准确分析寄存器文件中单个寄存器对软错误的敏感度和研究寄存器部分加固技术对提高系统可靠性具有重要意义。本文将软错误在寄存器中的传播与屏蔽效应分为叁种情况:指令内屏蔽效应、延迟屏蔽效应与故障传播效应,详细分析了各种屏蔽效应的量化计算方法,提出了寄存器屏蔽窗口的概念、影响区域的概念,以及基于图的寄存器窗口分析方法(GBMW)来计算寄存器架构敏感因子(AVF)。接着本文概述了寄存器加固技术,分为软件加固技术和硬件加固技术,并提出了一种利用纠错码(ECC)的寄存器部分加固架构S-Shield,通过选取AVF值较大的寄存器优先加固,在有限的开销下获得较好的可靠性提升。本文通过处理器仿真平台GEM5,验证了GBMW分析软错误屏蔽效应的准确度,其计算的寄存器AVF值与故障注入得到的实际结果比较接近,计算误差是传统的不考虑软错误屏蔽因素的静态分析方法的57%。S-Shield加固架构与传统的ECC架构相比,加固性能平均提高了23%。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
容软错误加固论文参考文献
[1].周宇澄.集成电路容软错误加固锁存器方案研究与设计[D].合肥工业大学.2017
[2].张金铃.寄存器中软错误屏蔽效应分析和部分加固技术研究[D].上海交通大学.2017
[3].刘大雪.基于二维纠错码的NoC容MBU软错误结构加固技术[D].国防科学技术大学.2015
[4].梁华国,陈凡,黄正峰.时序敏感的容软错误电路选择性加固方案[J].电子测量与仪器学报.2014
[5].陈凡.数字集成电路容忍软错误加固技术研究[D].合肥工业大学.2014
[6].金作霖.栅氧退化效应下SRAM软错误分析与加固技术研究[D].国防科学技术大学.2011
[7].吴珍妮,梁华国,黄正峰,王俊,陈秀美.容软错误的电路选择性加固技术[C].第六届中国测试学术会议论文集.2010
[8].吴珍妮,梁华国,黄正峰,陈秀美,曹源.一种针对软错误的流水线电路加固方案[J].武汉大学学报(理学版).2010
[9].黄鋆.组合电路软错误敏感性分析与加固[D].哈尔滨工业大学.2008