导读:本文包含了片上多处理器论文开题报告文献综述及选题提纲参考文献，主要关键词:片上处理器,监控,电路
片上多处理器论文文献综述
杨海波,王玉欢,蔡叶芳,郭蒙[1]（2019）在《片上处理器运行监控电路研究及实现》一文中研究指出集成电路进入SoC时代以来,片上处理器的运行安全已成为电子系统安全性、可靠性的新的关键问题。本文在对片上处理器运行监控基本原理和商用解决方案研究的基础上,运用对片内数据流、指令流和堆栈出入的实时、并行监控的方法,提出一种处理器内核运行实时监控电路原型,初步的仿真与运行分析证明,该电路能有效提升片上处理器的安全可控特性,可作为解决硬件木马、恶意代码植入、后门等处理器运行安全问题的基础电路。(本文来源于《2019年（第四届）中国航空科学技术大会论文集》期刊2019-08-15）
王磊[2]（2019）在《片上多核处理器混合缓存架构生成与访问机制研究》一文中研究指出随着片上多核处理器核数的持续增加,对片上缓存容量的需求越来越大,传统的基于SRAM缓存所带来的功耗开销在多核处理器系统中所占比重越来越大。新型非易失性存储器(Non-volatile Memory,NVM)具有非易失性、近零的泄漏功耗和高存储密度等优良特性,为片上缓存设计提供了新的思路,但其也存在写延时大、写功耗大和有限的写寿命的问题等。因此,构建基于NVM与SRAM的混合缓存架构是一种更为合理的多核处理器缓存设计方法。本文针对基于一种新型非易失性存储器STT-RAM与SRAM的片上叁维多核处理器混合缓存架构生成与访问机制展开研究。本文首先分析并建立了片上多核处理器的功耗、热传播以及新型非易失性存储器的耐久性模型,在此基础上提出了一种基于STT-RAM与SRAM的混合缓存架构优化生成方法。该生成方法在满足多核处理器系统最大温度与NVM耐久性约束下,确定每级共享缓存层不同类型存储器的最佳容量,以使得系统功耗开销最小;并进一步考虑“暗硅”的影响,将每级缓存层最佳容量进行分配,确定每个缓存块的打开关闭情况,得到最优化的缓存块布局。基于Gem5仿真平台通过实验验证,相比采用同等面积的SRAM的片上缓存架构,采用所提出生成方法生成的缓存架构的多核处理器系统功耗降低了28.9%,性能提升了44.81%。其次,本文提出了一种混合缓存架构动态生成策略。该策略在片上多核处理器运行过程中,监测缓存块当前的使用率与热度指标,并与相应的阈值比较来判断是否可能被打开或者关闭。然后将缓存块进行优先级判断,并执行打开关闭算法,最终确定需要打开或者关闭的缓存块数目。本文还设计了指标采集器、读写命中率采集器和缓存块优先级判断器,以较低的硬件开销实现了动态生成策略。通过实验仿真,相比固定的混合缓存架构,采用所提出策略生成的混合缓存架构功耗降低14%,性能仅降低6%。最后,基于前述所提出的混合缓存架构,提出了一种混合缓存的访问机制。该访问机制首先将缓存行划分成了死亡行和写频繁行,然后根据这两种类型的缓存行从缓存填充、缓存替换和数据迁移叁个方面对传统访问机制进行了优化。该访问机制减少了不必要的缓存填充、优化了缓存行的替换并减少了对STT-RAM的写操作,从而降低了系统的功耗开销并提升了性能。通过实验仿真,在使用动态生成策略的情况下,相比于传统的写回访问策略,所提出的访问机制可以提升性能约24.1%,节省功耗约29%。(本文来源于《南京航空航天大学》期刊2019-06-01）
鲍贺贺[3]（2019）在《单核处理器片上渗透数据调配实现机制研究》一文中研究指出“存储墙”问题指的是处理器处理数据的速度远大于访问内存的速度,使得处理器与内存之间巨大的速度差。渗透延迟容忍机制为缓和“存储墙”问题提供了新思路,初步研究结果表明其对处理器内数据传输性能有良好的改进。然而现有的基于渗透延迟容忍和渗透技术的研究还存在不足:研究角度大多站在软件层面;手动控制线程和数据渗透的研究方法,不能反映处理器主动获取数据的特性。由此,亟需深入研究计算机体系结构,形成实现处理器自动迁移数据的一般方法。为改进此前关于渗透延迟容忍的问题,本文在分析及时局部性、渗透数据、渗透思想的基础上,提出渗透流水线技术作为实现片上数据迁移的方法。主要工作如下。(1)提出渗透流水线技术。计算机流水线技术是指令级并行的一个方面,可以提高处理器性能。本文提出一种渗透流水线技术,使用该技术可以实现处理器主动迁移片上数据,并将其分布在片上合适的存储空间中。(2)提出渗透寄存器。渗透寄存器的使用,扩展了片上存储层次。寄存器是计算机系统中最快的存储器件,本文将寄存器纳入片上渗透存储层次,我们称之为渗透寄存器。渗透寄存器用来承接流水线迁移的数据并传递给CPU。本文设计并实现了仿真工具。在仿真工具上进行仿真实验证明了使用渗透流水线和渗透寄存器方法迁移片上数据的有效性。(本文来源于《北京交通大学》期刊2019-05-31）
徐颖[4]（2019）在《单核处理器片上数据渗透综合协调机制的研究》一文中研究指出存储墙问题是指处理器计算速度与访存速度不匹配的问题,渗透延迟容忍机制是近年来解决该问题的新思路。虽然目前的仿真实验已经初步证明了该机制的有效性,但是在现有的研究中还存在以下问题:一方面对渗透数据与片上缓存之间的关系认识不够全面;另一方面缺少维护渗透数据实时及时局部性的方法。这些问题导致渗透延迟容忍机制没有发挥出最大的作用。针对该问题,本文分析了渗透数据与渗透缓存之间的关系,研究了渗透数据在缓存中的迁移规律,从而提出了鲜活度思想和鲜活度调度算法。该算法通过协调数据在缓存层级间调配的过程,达到提升处理器访存性能的目的。本文的主要工作内容如下:(1)提出鲜活度思想。鲜活度指的是渗透数据在片上缓存中新鲜活跃的程度。鲜活度思想的意义是首次结合了数据的时间局部性和空间局部性,度量数据在片上缓存中存在的优先级。鲜活度思想的目的是得到数据将要被访问的优先级,为渗透数据在片上缓存中的分布提供依据。(2)提出鲜活度缓存单元模型。鲜活度缓存单元是在传统缓存单元的基础上进行了改进,添加了描述该数据块的时间局部性字段、空间局部性字段和鲜活度字段,为后文中数据调配的理论研究和仿真实验提供硬件基础。(3)提出鲜活度调度算法。鲜活度调度算法的主要思想是根据鲜活度判断出数据的及时局部性并对渗透数据进行实时动态的调配,最终在片上缓存形成整体数据的实时动态及时局部性态势。该态势最大化的将有用数据留了在片上缓存,从而隐藏了处理器发出访问请求后数据从主存到缓存的迁移时间。(4)设计并实现了数据调配算法仿真工具。本文在设计阶段进行了处理器、缓存、主存等模块的仿真;实现了本文提出的鲜活度调度算法以及与之进行对比实验的随机调度算法、先进先出调度算法和最近最久未使用调度算法。在实验阶段对四个算法的命中率进行比较,得出的实验结果表明鲜活度调度算法较传统调度算法有更高的命中率,并且该算法的命中率提升是具有稳定性的。(本文来源于《北京交通大学》期刊2019-05-01）
王轲[5]（2018）在《基于任务调度和共享高速缓存分配的多处理器片上系统能耗优化技术研究》一文中研究指出随着电子系统的复杂度和性能需求的提高,多处理器片上系统(Multiprocessor System on Chip,MPSoC)被广泛应用。在半导体工艺不断进步的现实情况下,降低多处理器片上系统的能耗已经成为系统设计者主要考虑的问题。在MPSoC中,处理器和存储器消耗能量的占比最高。因此,系统设计者需要重点降低这两部分的能耗。在严格实时系统中,受软件或硬件因素影响,任务的执行时间通常是不确定的。传统的调度方法由于只考虑了任务在最差情况下的执行时间,而只能得到能耗次优的任务调度结果。为了进一步降低处理器的能耗,一个全新的考虑了任务执行时间不确定性的调度方法亟待出现。MPSoC架构中,除了每个处理器私有的容量较小的高速缓存之外,多个处理器之间会存在共享的容量较大的高速缓存架构。这些高速缓存不但占据了芯片中很大的面积,还消耗了很多的能耗。当不同处理器中的任务并行执行时,它们对共享高速缓存的访问存在竞争和冲突,导致高速缓存系统能耗上升。共享高速缓存分配技术将共享高速缓存分配给不同处理器或任务,可以有效地解决上述的竞争和冲突。高速缓存缺失率是共享高速缓存分配技术的核心,在系统设计早期估计出高速缓存缺失率将对共享高速缓存的分配,乃至高速缓存系统的能耗都有重大影响。本文的研究内容主要包含以下两个方面:1)执行时间不确定的任务调度技术与处理器能耗优化技术研究。动态电压频率调节(Dynamic Voltage Frequency Scaling,DVFS)技术和动态功耗管理(Dynamic Power Management,DPM)技术经常用于优化MPSoC的能耗。但是,已有的DVFS和DPM算法都是基于任务间调度(inter-task scheduling)的,没能利用任务内调度(intra-task scheduling)来进一步降低系统能耗。本文提出了一个全新的考虑了所有任务执行时间概率分布的任务内调度方法;并且该方法针对执行时间不确定的周期性的有相互依赖关系的任务在MPSoC上执行的应用场景,通过全局整合DVFS和DPM技术,最终使得MPSoC各个处理器能耗的总共的数学期望最小。借助本文提出的方法,这种以降低处理器能耗为目标的调度问题可以用混合整型线性规划(Mixed Integer Linear Programming,MILP)问题来建模。更进一步地,为了压缩MILP问题的求解空间,本文又提出了一种重新组织所有任务执行时间概率分布信息的技术。基于手工建立的测试应用和打印机图像处理测试应用的实验结果表明,本文提出的方法相较于目前已经存在的方法可以节省30%的能耗。2)共享高速缓存分配技术及其能耗优化技术研究。本文提出了一种用于以降低高速缓存子系统能耗为目标的共享高速缓存分配技术中的,线性函数和幂函数(sqrt2原则)相结合的曲线拟合技术。考虑到高速缓存缺失率与其容量之间的内在关系,指数为(1-√2)的幂函数适用于相关度高的非线性区域的曲线拟合,线性函数适用于线性相关度高和线性相关度低的区域的曲线拟合。基于拟合后的函数,本文进一步将以降低高速缓存子系统能耗为目标的共享高速缓存分配问题转化成纯数学函数求最小值问题,从而得以快速高效求解。实验结果表明,本文提出的基于曲线拟合的共享高速缓存分配方法相对于传统的方法可以节省34.5%的能耗。更进一步地,用本文提出方法预测共享高速缓存缺失率和能耗的准确率很高。本文提出的执行时间不确定的任务调度技术和共享高速缓存分配技术可以有效降低MPSoC的能耗。共享高速缓存的分配方案会影响任务的共享高速缓存缺失率,进而影响任务的执行时间;而任务的执行时间的变化又会影响到任务调度方案。因此这两项技术是相辅相成的,将二者同时应用可以进一步降低MPSoC的能耗。(本文来源于《浙江大学》期刊2018-12-01）
王子聪,陈小文,郭阳[6]（2019）在《片上多核处理器Cache访问均衡性研究》一文中研究指出随着片上多核处理器(CMP)规模的不断扩大和处理核数的增多,系统对于片上缓存(Cache)在容量和速度方面有了更高的需求.为了能够有效利用Cache资源,非一致Cache体系结构(NUCA)被提出用于支持高容量低延迟的Cache组织结构.另一方面,片上网络(NoC)由于具备良好的可扩展性,在片上多核处理器的互连方式上具有显着优势.因此,基于片上网络的非一致Cache体系结构逐渐成为未来组织大容量Cache的主流系统架构.在这样的系统架构中,最后一级缓存(LLC)通常在物理上分布于每个处理节点,这些Cache存储体(Bank)在逻辑上共同构成一个统一的共享Cache.当处理核发出Cache访问请求时,其访问时间与请求处理核节点与访问数据所在的Bank节点的距离有关.当距离较近时,访问时间较短;当访问距离较远的Bank时,访问时间较长.因此,当系统规模逐渐增大时,这种访问延迟与网络距离相关的特性会使得不同节点之间的通信距离和通信延迟的差异性逐渐增大.另外,片上网络规模的增大也会使得Cache访问延迟逐渐由网络延迟主导.这种延迟差异性会引起网络报文延迟不均衡问题,导致Cache访问延迟的非一致性进一步增大,因而出现更多的大延迟Cache访问并成为制约系统性能的瓶颈.因此,研究片上多核处理器的Cache访问均衡性对于提升网络性能和系统性能具有积极意义.该文分析了造成Cache访问延迟不均衡的原因,并针对延迟的两个来源:无冲突延迟和竞争延迟,分别提出了非一致存储映射和非一致链路分布的设计方法.通过非一致存储映射,我们根据Cache存储体在网络中的物理位置调节其相应的Cache块映射比例,从而均衡Cache请求平均访问距离;通过合理设计非一致的链路分布,我们依据各条链路上的流量负载为其分配合适的通道数量,从而缓解流量压力较大的链路上的报文竞争.全系统模拟器上的实验表明,采用面向Cache访问均衡性的片上多核处理器能够有效均衡Cache访问延迟,并减少大延迟Cache访问请求的数量.相比于传统的NUCA结构,我们的设计在最大的实验规模(64核)下在延迟均方差、最大延迟和平均延迟上分别平均降低了19.6%、12.8%和6.4%,最大降低了40.8%、29.9%和11.9%.同时在系统性能方面,通过PARSEC应用程序的模拟实验表明,单位周期执行指令数(IPC)平均提升了6.7%,最大提升了14.0%.(本文来源于《计算机学报》期刊2019年11期）
何涛,杨瑞瑞[7]（2018）在《片上网络在多核公钥处理器中的应用研究》一文中研究指出随着信息化技术的快速发展,个人和单位越来越多地通过互联网来处理各种数据。为防止数据在传输过程中被黑客非法获取,必须对网络中的接入用户进行身份认证。常用的身份认证协议是基于椭圆曲线的公钥密码体制,计算量大。当前,一般的公钥处理器性能已不能满足物联网背景下海量接入的认证请求,而采用FPGA运算阵列,会对成本、硬件电路设计和功耗带来挑战。更合理的解决方案是在单芯片上集成数量众多的公钥运算核,提高单芯片性能表现,降低硬件电路的设计复杂度。片上网络技术可提供强大的互联能力和传输吞吐率,非常适用于多核公钥处理器的设计。因此,提出了网络性能评估、路由策略和任务分发回收等一系列片上网络的设计实施方法,并成功将其应用与某款高速公钥芯片中,达到了预期效果。(本文来源于《通信技术》期刊2018年06期）
刘松鹤[8]（2018）在《微处理器片上存储系统性能优化关键技术研究》一文中研究指出随着超深亚微米集成电路制造工艺的成熟,给集成电路设计提供了广阔的空间,单个芯片能够集成的集体管数目已经达到十亿量级,预计到2020年这一数字将超过180亿个。目前,IBM和Intel的高端处理器已经集成超过30亿个晶体管,这些高性能处理器无一例外的都使用了大容量、多层次的片上Cache来隐藏访存延迟,其面积已占到整个芯片的60%-70%。多元化应用需求的持续推动和体系结构设计技术的不断飞跃对微处理器片上存储系统提出了更高要求和严峻挑战,“存储墙”问题对处理器整体性能提升的阻碍作用愈发凸显。如何合理、高效、智能的利用片上Cache空间,构建高性能存储系统,进而跨越“存储墙”是处理器微体系结构研究的重要内容。本文深入分析了影响处理器存储系统性能的主要因素,研究了片上存储系统性能优化关键技术,认为分支预测路径上的猜测执行带来的Cache污染对Cache空间利用率和处理器IPC性能产生了负面影响。而现有Cache控制机制缺乏缓解Cache污染的能力和有效利用猜测路径访存数据预取效应的能力,使Cache性能的提升受到阻碍。另外,对低延迟Cache替换算法的研究相对较少,仍存在进一步优化的空间。论文在对阻碍处理器片上存储系统性能提升关键因素进行深刻论述的基础上,从减轻Cache污染、提升Cache空间使用效率和低延迟Cache替换算法几个方面对处理器片上存储系统性能优化方案开展了深入研究,主要工作和创新点如下:(1)提出了一种基于分支预测路径中存储器访问数据跟踪的数据Cache污染过滤方案,通过动态形成的分支预测路径访存数据跟踪表,对猜测执行路径上的访存指令写入Cache的数据进行实时动态跟踪,并且为每个Cache数据行对应的地址标签字段增加两个标志域——猜测执行数据标志SDT和猜测路径编号SPN来配合分支预测路径访存数据跟踪表对Cache中污染数据的控制,降低了预测路径上写入Cache的数据对Cache效率的影响,有效提升了片上存储系统的性能,不需要增加额外的独立Cache,提升了Cache空间利用率,降低了Cache设计复杂度,对于小容量的D-Cache非常适用。实验结果表明,本方案对L1 D-Cache命中率提升幅度为0.03%-6.69%,平均提升了1.80%;IPC提升幅度为0.01%-6.60%,平均为2.56%。(2)提出了一种基于Cache数据地址标签Valid位分裂的低污染Cache访问方案,对Cache地址标签中的Valid位做优化设计,将原有的1位地址标签Valid位替换为2位标志,即RVB标志位和WVB标志位,并根据这两个标志位的不同组合对Cache数据行的读写访问进行专门控制。第一,该低污染Cache访问方案能够区分正确路径上访存指令和猜测路径上访存指令写入Cache的数据,并采用不同的方式进行处理;第二,该低污染Cache访问方案能够保留并利用猜测路径上访存数据可能具有的数据预取效应;第叁,每次向Cache写入数据时,无须经过Cache替换算法的处理就能够直接向Cache中存储猜测数据的Cache行写入数据。用较为简单的方法有效提升了Cache空间的利用率,提高了Cache写操作效率,降低了猜测路径上访存数据可能导致的Cache污染对片上存储性能的影响。实验结果表明,本低污染Cache访问方案能够将IPC(Instruction per Clock)性能平均提升5.13%,使L1 D-Cache缺失率平均降低29.66%。(3)提出了一种基于空间预约的低延迟Cache替换算法——CSPO,为片上Cache单元增加空间预约机制,包括预约空间计数器POC,Cache行预约标志POT,多个空间预约地址寄存器CPAR,以及相应的控制逻辑,实现了Cache替换目标的选择过程与片外存储器访问操作并行执行。该策略同时具备尽快提前将Cache脏数据写回主存的能力,有效隐藏Cache替换操作和Cache脏数据写回延迟、降低了访存指令执行总延迟,提升了指令吞吐性能。尤其对于预约的Cache数据行为脏数据的情况来说,CSPO能够提前启动脏数据的写回操作,显着降低Cache访问总延迟。仿真结果表明,CSPO方案能使IPC平均提升5.37%。论文的研究成果为片上存储系统性能优化设计提供了可借鉴的方案,也为进一步提高先进处理器体系结构中的Cache性能提供了方法和手段。(本文来源于《长安大学》期刊2018-04-14）
牟江[9]（2018）在《暗硅约束下的片上多处理器性能优化策略》一文中研究指出片上多处理器(Chip Multi Processor,CMP)已在越来越多的领域被关注及应用。随着半导体制造工艺持续进步,芯片的功耗密度与发热量也随之升高。因此,未来的多处理器芯片无法以最高频率同时激活所有内核的状态运行,从而导致暗硅(Da rk Silicon)。本文针对暗硅约束下的多处理器芯片,分别研究了处理器运算性能提升与安全性能优化的策略。主要内容如下:(1)介绍与讨论了片上多处理器优化所涉及的关键概念与技术本文介绍了热设计功耗与硬件安全两个概念,并讨论了运算性能优化中常用的动态电压频率缩放(Dynamic Voltage and Frequency Scaling,DVFS)、迸发式计算与任务映射技术以及安全性能优化中常用的木马检测、任务调度与噪声注入技术。(2)提出了基于迸发式计算的片上多处理器运算性能优化策略针对片上多处理器在迸发式计算中的运算性能优化问题,本文提出了一种新的运算性能优化策略。首先,本文分析了最佳计算模式(即最佳工作电压/工作频率)需要满足的约束。随后,本文通过严谨的数学推导证明了最佳计算模式的合理性。最后,本文设计了一种基于二分查找的最佳计算模式搜索算法,算法在给定热设计功耗与电压/频率等级后,可以自动搜索片上多处理器运行不同应用时的最佳工作电压与工作频率。仿真结果显示,本文提出的最佳计算模式,与现有的迸发式计算相比,在运算性能以及能耗效率上均有显着提升。(3)构建了基于任务映射的片上多处理器安全性优化方法针对片上多处理器的热边信道泄漏问题,本文提出了一种安全性映射算法。首先,本文对片上多处理器运行时的空间热量分布进行了分析。随后,在前述分析的基础上,本文结合片上处理器核的使用率、温度与位置信息构建了代价函数。最后,本文在上述代价函数的基础上,设计了一种分组映射算法,算法以最小化代价原则,在任务运行中动态地为线程分配执行处理器核。仿真结果显示,本文提出的安全性映射算法,与现有的映射算法相比,可以有效减少片上多处理器的热边信道泄漏。本文的结尾对文中所做的工作进行了总结,分析了这些工作中有待改进的地方,并对未来的工作进行了展望。(本文来源于《电子科技大学》期刊2018-04-03）
杨永亮[10]（2018）在《片上处理器运行监控电路的设计与验证》一文中研究指出片上处理器是SoC的核心和基础部件,但传统的硬件调试解决方案无法解决片上处理器的调试追踪的要求。如何在复杂度不断提升的SoC芯片上实现片上处理器的监控,是一项重要的研究内容。在芯片开发过程中,当片上处理器要分析系统的异常中断以及多任务处理时,目前传统基于片外仪器的处理器监控技术已经难以测量片内数据流、指令流和堆栈出入等片上处理器信息。在片上处理器实时运行时,只能使用串口打印输出的方法来做处理器状态的监控。现在的调试方法不能检测多任务处理和睡眠模式,基本不能看到处理器内部运行情况。本论文设计的运行监控电路实现了对片上处理器指令和数据的监控,同时将监控数据存储起来以供SoC设计人员调试芯片,从而加快了SoC的开发效率。本论文以ARM CoreSight架构为基础,结合AMBA总线技术对运行监控电路进行设计。片上处理器运行监控电路主要实现监控数据的收集、控制和存储功能。运行监控电路由四部分组成,分别为监控源模块、监控控制模块、监控连接模块以及监控存储模块。监控源模块主要有两个单元,分别为嵌入式追踪单元和AHB总线追踪单元。监控控制模块主要由嵌入式交叉触发单元和调试访问端口单元组成。监控连接模块主要由ATB桥、ATB聚合器和ATB复制器叁部分组成。监控存储模块主要由追踪端口接口单元和嵌入式追踪缓存组成。其中监控源模块主要完成监控数据和指令的收集功能,在处理器运行过程中非侵入式的完成监控数据的收集。监控控制模块实现了监控数据的控制过滤的功能,在执行监控操作前,可以通过寄存器配置控制指令流和数据流的行为。监控连接模块的功能主要是连接整个监控电路的各个子模块,用来传递各个模块之间的信息。监控存储模块的主要功能是对最后的监控信息进行存储与处理。片上处理器运行监控电路将收集的数据通过AXI总线写入内存或通过网络发送到其它调试设备。传输到片外后使用调试软件进行监控数据的分析。本论文设计的监控电路可以方便的调试和发现芯片设计过程中的漏洞,并且对于芯片的设计和调试具有较大的推进作用。(本文来源于《西安电子科技大学》期刊2018-04-01）
片上多处理器论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
随着片上多核处理器核数的持续增加,对片上缓存容量的需求越来越大,传统的基于SRAM缓存所带来的功耗开销在多核处理器系统中所占比重越来越大。新型非易失性存储器(Non-volatile Memory,NVM)具有非易失性、近零的泄漏功耗和高存储密度等优良特性,为片上缓存设计提供了新的思路,但其也存在写延时大、写功耗大和有限的写寿命的问题等。因此,构建基于NVM与SRAM的混合缓存架构是一种更为合理的多核处理器缓存设计方法。本文针对基于一种新型非易失性存储器STT-RAM与SRAM的片上叁维多核处理器混合缓存架构生成与访问机制展开研究。本文首先分析并建立了片上多核处理器的功耗、热传播以及新型非易失性存储器的耐久性模型,在此基础上提出了一种基于STT-RAM与SRAM的混合缓存架构优化生成方法。该生成方法在满足多核处理器系统最大温度与NVM耐久性约束下,确定每级共享缓存层不同类型存储器的最佳容量,以使得系统功耗开销最小;并进一步考虑“暗硅”的影响,将每级缓存层最佳容量进行分配,确定每个缓存块的打开关闭情况,得到最优化的缓存块布局。基于Gem5仿真平台通过实验验证,相比采用同等面积的SRAM的片上缓存架构,采用所提出生成方法生成的缓存架构的多核处理器系统功耗降低了28.9%,性能提升了44.81%。其次,本文提出了一种混合缓存架构动态生成策略。该策略在片上多核处理器运行过程中,监测缓存块当前的使用率与热度指标,并与相应的阈值比较来判断是否可能被打开或者关闭。然后将缓存块进行优先级判断,并执行打开关闭算法,最终确定需要打开或者关闭的缓存块数目。本文还设计了指标采集器、读写命中率采集器和缓存块优先级判断器,以较低的硬件开销实现了动态生成策略。通过实验仿真,相比固定的混合缓存架构,采用所提出策略生成的混合缓存架构功耗降低14%,性能仅降低6%。最后,基于前述所提出的混合缓存架构,提出了一种混合缓存的访问机制。该访问机制首先将缓存行划分成了死亡行和写频繁行,然后根据这两种类型的缓存行从缓存填充、缓存替换和数据迁移叁个方面对传统访问机制进行了优化。该访问机制减少了不必要的缓存填充、优化了缓存行的替换并减少了对STT-RAM的写操作,从而降低了系统的功耗开销并提升了性能。通过实验仿真,在使用动态生成策略的情况下,相比于传统的写回访问策略,所提出的访问机制可以提升性能约24.1%,节省功耗约29%。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
片上多处理器论文参考文献
[1].杨海波,王玉欢,蔡叶芳,郭蒙.片上处理器运行监控电路研究及实现[C].2019年（第四届）中国航空科学技术大会论文集.2019
[2].王磊.片上多核处理器混合缓存架构生成与访问机制研究[D].南京航空航天大学.2019
[3].鲍贺贺.单核处理器片上渗透数据调配实现机制研究[D].北京交通大学.2019
[4].徐颖.单核处理器片上数据渗透综合协调机制的研究[D].北京交通大学.2019
[5].王轲.基于任务调度和共享高速缓存分配的多处理器片上系统能耗优化技术研究[D].浙江大学.2018
[6].王子聪,陈小文,郭阳.片上多核处理器Cache访问均衡性研究[J].计算机学报.2019
[7].何涛,杨瑞瑞.片上网络在多核公钥处理器中的应用研究[J].通信技术.2018
[8].刘松鹤.微处理器片上存储系统性能优化关键技术研究[D].长安大学.2018
[9].牟江.暗硅约束下的片上多处理器性能优化策略[D].电子科技大学.2018
[10].杨永亮.片上处理器运行监控电路的设计与验证[D].西安电子科技大学.2018