导读:本文包含了算术部件论文开题报告文献综述及选题提纲参考文献，主要关键词:SIMD,浮点算术逻辑部件,验证,综合
算术部件论文文献综述
宋博荣[1]（2013）在《X-DSP SIMD浮点算术逻辑部件的设计与实现》一文中研究指出为了满足高性能计算、军事、无线通信、视频和图像处理等领域对数字信号处理日益增长的需求，我们自主设计了X-DSP，其是一款支持SIMD的高性能64位多核DSP，采用超长指令字结构，设计主频为1.5GHz。本文依托X-DSP的开发与研制，旨在研究和设计面向DSP的高性能浮点算术逻辑部件，以满足数字信号处理器对浮点算术逻辑运算的处理需求。本文的主要工作如下：1．对浮点算术逻辑部件的进行了深入研究。针对X-DSP的需求，将浮点算术逻辑部件的功能分为四类，分别是比较运算、加减法运算、转换运算和特殊运算，设计了相应的指令集，在此基础上规划和设计了支持单精度SIMD操作的64位高速FALU部件的整体结构。2．阐述了其中各个子模块的结构和详细实现方法，研究了设计优化的方法，并根据部件中各个模块的特点，使用了不同的优化策略进行结构优化，在此基础上，对部件中使用到的加法器、移位器和前导1预测等关键部件进行了详细的设计。3．对浮点算术逻辑部件的各子模块和整体部件进行了详细的功能点验证和随机验证，在验证过程中开发了一款可视化的模块级指令模拟器，可以极大地减少验证中繁琐而重复的工作，提高了验证效率和准确性。根据验证反馈的结果对部件不断的迭代修正后，确保了功能正确性。4．使用Cadence公司RTL Compiler工具对浮点算术逻辑部件及其子模块进行了综合。研究了综合的策略，在TSMC的45nm工艺下，综合结果表明：该部件的关键路径延迟450ps，cell面积47690μm2，总面积130350μm2，总功耗4.34mW。该结果表明本设计满足X-DSP浮点算术逻辑部件的性能要求。(本文来源于《国防科学技术大学》期刊2013-03-01）
王碧文[2]（2012）在《FT-Matrix DSP浮点算术部件的设计与实现》一文中研究指出数字信号处理器是信号处理系统的关键器件，研制面向无线通信基站的DSP将对我国移动通信基础设备研制、生产和应用产生巨大的推动作用。YHFT-MatrixDSP是国防科技大学自主研发的一款面向LTE无线通信基站应用的高性能32位浮点数字信号处理器。本文依托“YHFT-Matrix DSP”的研发，旨在研究和设计面向LTE基站处理的高性能浮点算术部件，研究了当前面向LTE应用的先进DSP结构，同时对LTE基站处理的核心算法进行了分析研究，将这些算法映射到VLSI实现结构上，根据应用需求和算法映射结构研究设计了支持LTE核心算法的高性能浮点算术单元总体结构，该结构包括16个同构的向量运算单元PE和一个标量运算单元，每个PE均支持双精度和单精度的浮点算术操作。本文分析和比较了浮点加法器的基本算法和几种实现方法，以此为基础采用改进的单通路浮点加法器结构，参考借鉴复合加法器和前导0/1判断逻辑的设计思想与方法，研究设计了高性能浮点算术部件。在详细设计阶段合理地划分了流水站，研究了各种浮点指令之间的资源重用技术。最后对浮点算术单元的关键部件进行了研究和实现，对流水线通过加入站间有效信号进行低功耗控制的方法进行了研究。本文对所实现的浮点算术部件进行了模块级、系统级、门级网表、带反标延时门级网表的功能模拟验证，在系统级、门级网表、带反标延时的门级网表上进行了FFT等典型LTE算法的模拟验证，并进行了覆盖率分析。基于TSMC的65nm工艺库对所设计的浮点算术部件进行了Design Compiler综合，工作频率达到500MHz，功耗5.45mW，面积44887.68um2。流片后在板级测试中对芯片进行了功能测试和FFT等典型LTE算法测试，结果正确，性能达到500MHz设计要求。(本文来源于《国防科学技术大学》期刊2012-03-01）
李国强[3]（2012）在《SIMD DSP中的高性能定点算术运算部件的设计与实现》一文中研究指出在视频图像处理、雷达信号处理和无线通信等嵌入式计算领域，由于处理数据量较大、数据并行性高，对数据计算的精度和实时性要求高，而且这些数据的处理具有高的乘法运算密集性和加法运算密集型，使得数字信号处理器对乘加混合运算和并行运算的处理能力需求变得日益重要。本文依托“YHFT-Matrix DSP”的开发与研制，旨在研究和设计面向SIMD DSP的高性能定点算术运算部件，以满足数字信号处理器对乘加混合运算和并行运算的处理能力。该部件集成了加减法、乘法、乘加、乘减、点积和复数等各种运算，并使这些运算支持并行处理。本文的主要工作和贡献如下：(1)采用并行前缀加法器中的Kogge-Stone树结构，由符号位控制和进位控制的方法实现了SIMD加法器，并添加饱和处理功能。该加法器能完成8/16/32/40位SIMD加法/减法，包括有符号/无符号运算，且能工作在饱和模式和非饱和模式。(2)采用符号预处理和拼接的技术对两个16×8乘法器组合实现了16位SIMD乘法器，其中的16×8乘法器采用基4Booth编码、以5-2和4-2压缩器为主的华莱士压缩树和并行前缀Kogge-Stone树结构作为最终加法器的方法实现。同时本文设计了32位SIMD乘法器，该乘法器能完成8/16/32×16/32位SIMD有符号/无符号乘法。(3)根据Mibench算法、LTE协议、4G无线协议和H.264中的核心算法的指令需求分析结果，本文设计了4站流水结构的高性能定点算术运算部件。该部件能有效的完成高并行性的乘法密集性和加法密集性运算。本文所设计的算术运算部件应用在YHFT-Matrix DSP芯片中，目前该芯片已经流片成功，SDK板测试表明本算术运算部件能很好的满足SIMD DSP所面向的乘法密集性和加法密集性的嵌入式计算需求。(本文来源于《国防科学技术大学》期刊2012-03-01）
徐庆光[4]（2010）在《600MHz YHFT-DX算术逻辑部件的设计与实现》一文中研究指出YHFT-DX是一款32位高性能定点DSP,它采用超长指令字(VLIW)技术,一个时钟周期内可以发射8条指令。在0.13um CMOS工艺的典型条件下,CPU内核能够稳定工作在600MHz。本文深入分析了算术逻辑部件的功能和结构,针对设计中影响时序、面积等目标的关键因素进行了深入研究,完成了算术逻辑部件的设计与实现,主要内容包括:1.详细分析了算术逻辑部件的指令及其功能,依据硬件分时复用的原则,对设计进一步划分,提出算术逻辑部件实现的整体结构,能够实现硬件复用,减少面积和功耗。对各个模块进行时间预估,确定关键路径。对于时序紧张的执行栈,采用定制设计方法;时序宽松的译码栈,采用基于标准单元的半定制设计方法。2.采用定制设计的方法设计与实现了执行栈,能够有效提高运算速度约50%。针对主要的运算操作40位加法和32位移位,分析了现有加法器和移位器的结构,设计与实现了稀疏树结构的加法器和漏斗移位器,从结构级获得速度和面积的折中;深入探讨了使用的电路系列,分析并实现了若干异或门和叁态门结构,从电路级进一步改善时序和面积;在逻辑操作模块中使用了传输管逻辑,能够提高电路的速度,减小面积47%。逻辑设计完成后,实现了版图设计并提取了它的特征化参数。3.采用了基于标准单元的半定制设计方法,设计与实现了译码栈,提高了设计效率,减少了设计成本。为满足时序的需要,定制实现了HLFF(hybrid lath-flipflop)触发器获得了性能的改善。完成设计集成后,对整体设计进行了验证并给出了最终的验证结果。通过以上设计,算术逻辑部件最终性能提升约50%,达到稳定工作在600MHz的设计目标。(本文来源于《国防科学技术大学》期刊2010-03-01）
陈巍[5]（2009）在《600MHz YHFT-DX算术逻辑部件设计与验证》一文中研究指出数字信号处理器(DSP)是一种特别适合于数字信号处理运算的嵌入式微处理器。随着其在通信、多媒体处理等高端领域的广泛应用,对DSP性能的要求也越来越高,因此研究和设计高性能DSP就具有重要的科研和应用价值。本文以600MHz YHFT-DX算术逻辑部件(AL部件)的设计为背景,对高性能DSP的电路设计技术进行了深入的研究,并最终设计实现了600MHz AL部件。在此过程中主要完成了以下工作:1)详细分析AL部件功能及其相关指令,划分了AL部件结构,并对其进行了RTL级设计、验证和综合分析;找到关键模块;为了提高综合效果,研究了综合优化的技术,提高了代码的综合质量,优化了AL部件关键路径结构。综合优化后的时序结果也为确定定制设计目标提供了精确的设计数据。2)阐述了定制和半定制相结合的设计思想。确立了AL部件执行站定制设计、译码站半定制设计的设计方案。分析比较了不同电路实现形式的优劣,确定了定制设计的电路实现形式。3)为了提高AL部件中40位加法器这一关键模块的性能,研究了当前最先进的基于Sparse-Tree算法结构的加法器,并对其电路结构进行了改造和优化。在加法器的设计中还借鉴了偏斜电路的设计方法,采用了一种半动态电路的实现形式。对前导0/1判断逻辑算法进行深入分析,实现一种并行前导0/1判断方法,延时比串行前导0/1判断优化了74.9%。并且完成了电路设计。完成AL部件执行站整体电路设计。4)对版图设计中的各种优化技术进行了研究,提出采用预留布线通道、结构的拆分、合并、布线通道共用等技术,在AL部件版图设计中取得好的结果。并且完成了AL部件执行站的整体版图。5)采用Nanosim对版图后的设计进行功能、时序和功耗分析,表明设计功能正确,最大延时为1.29ns,功耗为5.1mw,达到600MHz的设计要求。(本文来源于《国防科学技术大学》期刊2009-07-01）
赵娟[6]（2008）在《高性能专用FPGA算术部件的研究与设计》一文中研究指出随着自动化控制芯片的应用领域越来越广,功能越来越强大,其设计的复杂度和对其性能的要求也就越来越高。控制芯片关键的部件是接口和终端,因此,人们对控制接口和终端的设计进行了深入的研究和实践,并不断地取得进步。而算术部件不作为控制芯片的主要组成部分,人们对其的研究也就相对少的多,当前大部分控制芯片中使用的是传统的算术部件,其性能远远落后于接口的性能。传统算术部件的设计方法,在资源有限的情况下,不是存在速度问题,就是存在面积和功耗问题:面积和功耗较低的简单设计,由于采用了串行思想来循环计算的,因此,速度比较慢;而传统的性能稍高的算术部件设计方法,面积较大,功耗也相对较高,其设计比较复杂,硬件实现比较难困难。基于现场可编程门阵列(Field-Programmable Gate Array,简称FPGA)算术部件的设计可以根据控制芯片的实时要求,对控制芯片中使用的现有FPGA算术部件进行改进,在占用资源少量增加的基础上,获得速度上的提高。最终通过提高基于FPGA的算术部件的性能,提高整个控制芯片甚至控制系统的性能。首先,对基于FPGA的加法器的改进工作:结合了当前性能较优的进位选择算法和超前进位算法的优缺点,通过将计算数据进行分组,采用组内超前计算,组间进位选择的方案对传统超前进位加法器进行改进,并且组内还使用了流水线技术,来进一步提高加法器的计算速度。其次,对基于FPGA的乘法器的改进工作:求部分积算法上,采用了改进Booth算法,来减少部分积的数目;在部分积的压缩上,使用了5-2压缩器对传统的4-2压缩树结构进行了改进。再次,对基于FPGA的除法器的改进设计:设计实现了32位Radix-16 SRT除法器,在该除法器中,因每次循环都会得到4位商位,减少了商位计算的循环次数。另外,在VerilogHDL编码实现时预先计算出奇数倍的除数,而不是现用现计算,减少计算过程中的冗余。最后,浮点部件的设计,主要对基于FPGA的浮点加法器进行了研究和改进:实现双通道除法器结构中的前导1预测电路(LOP)与定点加法器并行执行;对尾数的移位实现上,实现了快速移位寄存器,并且其中的定点加法器使用了本文设计的改进超前进位加法器。本文的创新之处:针对FPGA丰富的硬件资源以及VerilogHDL硬件描述语言编程实现的简易性,设计实现了高性能的基于FPGA的算术部件。主要是对应用于控制芯片中的基于FPGA的传统算术部件的设计算法和电路结构的改进,提高了加法、乘法和除法以及浮点加法算术部件的性能,在一定程度上提高了控制芯片的性能。(本文来源于《广东工业大学》期刊2008-04-01）
任秀江[7]（2007）在《GHz级64位整数算术逻辑运算部件优化设计》一文中研究指出微电子技术飞速进步,工艺特征尺寸已经减小到了130纳米以下,65纳米工艺已成为成熟工艺。基于集成电路工艺技术的提升,微处理器不断地更新换代,性能迅速提高。微处理器要达到高的速度,算术逻辑部件的速度必须足够快。本文设计实现的64位1GHz整数算术逻辑部件是X流处理器中的重要运算部件之一,主体半定制实现,关键路径上的关键部件采用全定制设计实现,在没有增加过多设计时间和工作量的前提下,使设计性能从原来的500MHz提高到了1GHz。并且较好地解决了设计规模大与设计性能不高的矛盾,具有广泛的应用价值和重要的实践意义。论文的主要工作包括:一、优化设计实现64位GHz级整数算术逻辑运算部件,采用130纳米工艺,半定制与全定制混合设计,半定制设计部分组合逻辑综合延时550ps以下,采用静态互补CMOS电路结构的全定制64位加法器版图后模拟延时730ps,采用静态传输门阵列结构的全定制64位漏斗移位网络版图后模拟延时270ps,均达到设计要求。二、研究了高速逻辑优化设计方法,对高速逻辑优化设计流程做了描述,对逻辑级数确定、电路结构选择、前后端设计交互、全定制设计等方面提出了补充建议,对设计中需要注意的问题进行了总结,给出了解决办法。并在64位GHz整数算术逻辑运算部件的优化设计中进行了实践。叁、对层次化全定制设计和验证进行了深入研究,从设计、优化、验证叁个方面层次化设计全定制模块,在电路功能验证使用形式化静态验证方法验证电路功能与设计需求一致,版图后时序模拟验证使用静态时序分析的方法辅助确定全定制设计关键路径。在工程中实践了层次化全定制设计流程,提高了验证效率,加快了全定制设计周期。(本文来源于《国防科学技术大学》期刊2007-11-01）
罗飞[8]（2006）在《“银河飞腾”DSP乘法部件及算术逻辑运算部件的设计》一文中研究指出YHFT-DSP是一款高性能32位的定点DSP,它采用VLIW(超长指令字)技术,一个节拍内最多可以发射8条指令。本论文在提出一种CPU研制思路的同时,对YHFT-DSP的乘法部件以及算术逻辑运算部件的设计、验证、逻辑综合等技术进行了深入研究。乘法部件是CPU内核中的重要功能部件之一,乘法操作的性能是评价DSP性能的一个重要指标。在乘法部件的设计中,充分吸收了国际上先进的乘法器设计技术并结合了设计本身的特点,对部分积的产生和压缩部分的深入研究,SIMD乘法算法的提出以及16×32位整数乘法的实现,多类型指令的电路复用,流水线的合理设计均是本设计中的特色所在。算术逻辑运算部件也是CPU内核中的功能部件之一,主要负责完成各类算术运算和逻辑运算。设计中阐述了SIMD类算术指令的实现方法,对于子功能模块的合理划分和总体结构的设计是关键所在。本文还从模块级和系统级两个方面对设计进行了模拟验证,在分析了验证方法的基础上,提出了本设计的验证方法,开发了有效的、完备的测试码,构建了测试模型,验证了设计的正确性。在论文的最后阐述了对两个部件的逻辑综合过程,首先总结了前述设计中优化的方面,然后对优化完的设计进行综合,结果表明两个部件在0.18微米工艺下的工作频率分别达到303.03MHz和384.62MHz,基本达到所要求的性能指标。(本文来源于《国防科学技术大学》期刊2006-10-01）
雷普红[9]（2006）在《高速算术逻辑部件的设计与验证》一文中研究指出一个良好算术逻辑单元(ALU)的设计对高性能微处理器的运算速度起着甚为关键的作用。本论文基于近年来已有的算法及理论研究成果,在0.18μm CMOS工艺下采用全定制设计了一款应用型X处理器的ALU,整个过程从逻辑算法直到版图验证等多个层次进行设计优化。研究成果包括以下几点:一.用“内超外跳”法(组内超前进位,组间跳跃进位)设计了32位ALU(兼容8位和16位)的核心加法器。为了能够并行处理,ALU采用了U、V两条流水线。在0.18μm及典型条件下,较为复杂的U流水版图的关键路径延时0.99ns,平均功耗72.9mW,版图面积0.091mm~2,达到了较小的延时、功耗和面积;二.设计了X处理器的26个通用寄存器,主要包括读写控制、寄存器体、清零和预冲四部分。在0.18μm及典型条件下最大延时为1ns,版图面积为0.161mm~2;叁.设计了一款64位动静相间级联的多米诺型电路的ALU(加法器以Han-Carlson树为结构)。在0.18μm工艺下,电路级的关键路径延时0.23ns,平均功耗127.8nW。四.提出了一种无时钟脚管(Foot-Switch)的动态电路,在解决了时钟之间及其与数据之间的配合之后,经过模拟验证得到在上述64位加法器中延时大约减少了21%。最后投片验证表明:部件能在300MHz主频下正确稳定的运行,现已成功应用在X微处理器中。(本文来源于《国防科学技术大学》期刊2006-03-01）
孙岩[10]（2005）在《高性能算术逻辑部件研究与全定制设计》一文中研究指出算术逻辑部件作为微处理器中最重要和最常用的运算部件之一,它的速度与功耗对整个微处理器性能具有很大的影响。采用全定制方法设计的算术逻辑部件速度快、功耗低、面积小,具有广泛的应用价值和重要的实践意义。本文研究了高性能算术逻辑部件的全定制设计方法。文章从部件的算法、逻辑结构、电路参数、物理版图等多个层次进行设计优化,在0.18μm CMOS工艺下实现了一款64位高性能算术逻辑部件,并对该部件的测试方法进行研究。论文研究成果包括以下几点:一、提出“性能向量”的概念,用来定量衡量核心加法器的性能;根据“性能向量”的理论指导,构造出一种优化的高速并行加法器算法,该算法结合了并行前缀与进位选择加法器算法的优点,具有较好的综合性能;二、使用“逻辑功效”对电路关键路径进行理论分析,依此确定晶体管理论上的最佳尺寸;在此基础上采用静态时序分析对电路模拟分析,进一步优化调整尺寸,并总结出基于时序分析的电路优化算法。结果证明,这种理论与实际结合的优化策略具有较好的效果;叁、典型条件下,所实现版图关键路径延时1.38ns,平均功耗45.3mW,版图面积0.05112mm2,达到了较小的延时、功耗和面积;四、针对所设计的算术逻辑部件,研究了一种独特的内建自测试方法,只需较少的测试向量就可实现该部件100%的故障覆盖率,具有很高的效率和较低的代价。(本文来源于《国防科学技术大学》期刊2005-11-01）
算术部件论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
数字信号处理器是信号处理系统的关键器件，研制面向无线通信基站的DSP将对我国移动通信基础设备研制、生产和应用产生巨大的推动作用。YHFT-MatrixDSP是国防科技大学自主研发的一款面向LTE无线通信基站应用的高性能32位浮点数字信号处理器。本文依托“YHFT-Matrix DSP”的研发，旨在研究和设计面向LTE基站处理的高性能浮点算术部件，研究了当前面向LTE应用的先进DSP结构，同时对LTE基站处理的核心算法进行了分析研究，将这些算法映射到VLSI实现结构上，根据应用需求和算法映射结构研究设计了支持LTE核心算法的高性能浮点算术单元总体结构，该结构包括16个同构的向量运算单元PE和一个标量运算单元，每个PE均支持双精度和单精度的浮点算术操作。本文分析和比较了浮点加法器的基本算法和几种实现方法，以此为基础采用改进的单通路浮点加法器结构，参考借鉴复合加法器和前导0/1判断逻辑的设计思想与方法，研究设计了高性能浮点算术部件。在详细设计阶段合理地划分了流水站，研究了各种浮点指令之间的资源重用技术。最后对浮点算术单元的关键部件进行了研究和实现，对流水线通过加入站间有效信号进行低功耗控制的方法进行了研究。本文对所实现的浮点算术部件进行了模块级、系统级、门级网表、带反标延时门级网表的功能模拟验证，在系统级、门级网表、带反标延时的门级网表上进行了FFT等典型LTE算法的模拟验证，并进行了覆盖率分析。基于TSMC的65nm工艺库对所设计的浮点算术部件进行了Design Compiler综合，工作频率达到500MHz，功耗5.45mW，面积44887.68um2。流片后在板级测试中对芯片进行了功能测试和FFT等典型LTE算法测试，结果正确，性能达到500MHz设计要求。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
算术部件论文参考文献
[1].宋博荣.X-DSPSIMD浮点算术逻辑部件的设计与实现[D].国防科学技术大学.2013
[2].王碧文.FT-MatrixDSP浮点算术部件的设计与实现[D].国防科学技术大学.2012
[3].李国强.SIMDDSP中的高性能定点算术运算部件的设计与实现[D].国防科学技术大学.2012
[4].徐庆光.600MHzYHFT-DX算术逻辑部件的设计与实现[D].国防科学技术大学.2010
[5].陈巍.600MHzYHFT-DX算术逻辑部件设计与验证[D].国防科学技术大学.2009
[6].赵娟.高性能专用FPGA算术部件的研究与设计[D].广东工业大学.2008
[7].任秀江.GHz级64位整数算术逻辑运算部件优化设计[D].国防科学技术大学.2007
[8].罗飞.“银河飞腾”DSP乘法部件及算术逻辑运算部件的设计[D].国防科学技术大学.2006
[9].雷普红.高速算术逻辑部件的设计与验证[D].国防科学技术大学.2006
[10].孙岩.高性能算术逻辑部件研究与全定制设计[D].国防科学技术大学.2005